一種薄膜晶體管及其制備方法和應(yīng)用
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體涉及一種薄膜晶體管及其制備方法以及在顯示 設(shè)備中的應(yīng)用。
【背景技術(shù)】
[0002] 薄膜晶體管(英文全稱Thin Film Transistor,簡稱TFT)在顯示技術(shù)領(lǐng)域有著廣 泛的應(yīng)用，現(xiàn)有技術(shù)中底柵型薄膜晶體管，如圖1所示，包括依次堆疊設(shè)置的柵極層1、第一 絕緣層2、半導(dǎo)體層3、第二絕緣層4,以及分別通過設(shè)置在層間絕緣層4中的通孔與所述半 導(dǎo)層3兩側(cè)的源區(qū)和漏區(qū)接觸連接的源極51和漏極52。
[0003] 低溫多晶娃(英文全稱為：Low Temperature Poly-Silicon,簡稱LTPS)的電子遷 移率高，用作半導(dǎo)體層3的材料，不但可以提高顯示器件的響應(yīng)速度，還可以使薄膜電路做 得更小更薄，功耗更低，提高顯示器件的開口率，在現(xiàn)有的顯示器件中得到了廣泛使用。但 是，由于LTPS的退火工藝成本很高，無論是生產(chǎn)過程、生產(chǎn)線的維修維護(hù)，還是生產(chǎn)線的升 級(jí)換代，都不能輕易實(shí)現(xiàn)；而且，隨著人們對(duì)大尺寸顯示器件需要的增加，大尺寸的LTPS的 均一性和穩(wěn)定性也受到了考驗(yàn)，因此，現(xiàn)有技術(shù)中的LTPS仍局限于在小尺寸顯示器件中的 應(yīng)用。
[0004] 為了解決LTPS制作成本高、無法大尺寸化的問題，研發(fā)人員找到一類新的半導(dǎo)體 材料-金屬氧化物半導(dǎo)體，如IGZO (英文全稱為Indium Gallium Zinc Oxide,譯為銦鎵 鋅氧化物)、IZO (英文全稱為Indium Zinc Oxide，譯為氧化銦鋅）等，其載流子遷移率是非 晶硅的20~30倍，可以大大提高TFT對(duì)像素電極的充放電速率，提高像素的響應(yīng)速度，實(shí) 現(xiàn)更快的刷新率。更重要的是金屬氧化物半導(dǎo)體TFT可以利用現(xiàn)有的非晶硅生產(chǎn)線生產(chǎn)， 在成本方面比LTPS更有競爭力。
[0005] 如圖1所示，在底柵型金屬氧化物薄膜晶體管中，由于源極51和漏極52與半導(dǎo)體 層3的接觸區(qū)域在半導(dǎo)體層的上表面，而導(dǎo)電溝道在半導(dǎo)體層的下表面；薄膜晶體管工作 時(shí)，由于金屬氧化物半導(dǎo)體材料的載流子遷移率高，易造成處于半導(dǎo)體層上表面的背溝道 區(qū)域提前開啟，產(chǎn)生上通道電流31，從而造成漏電流的產(chǎn)生。工作時(shí)，同時(shí)產(chǎn)生上通道電流 31和下通道電流32,影響薄膜晶體管的性能(如圖2所示)。另外，金屬氧化物半導(dǎo)體層的 寄生電阻較大，源/漏電極層與半導(dǎo)體層3之間為肖特基接觸，接觸電阻較大，工作時(shí)接觸 面會(huì)產(chǎn)生嚴(yán)重的電流擁擠效應(yīng)，嚴(yán)重影響薄膜晶體管的電學(xué)性能，現(xiàn)有技術(shù)常采用增大源 區(qū)和漏區(qū)面積的方法減小源/漏電極層與半導(dǎo)體層的接觸電阻，然而該方法會(huì)增大薄膜晶 體管的面積，在顯示裝置中使用直接導(dǎo)致開口率的下降。

【發(fā)明內(nèi)容】

[0006] 為此，本發(fā)明所要解決的是現(xiàn)有底柵型金屬氧化物薄膜晶體管漏電流大以及半導(dǎo) 體層與源/漏電極層接觸電阻大的問題，提供一種能有效降低薄膜晶體管中漏電流以及半 導(dǎo)體層與源/漏電極層接觸電阻的薄膜晶體管及其制備方法，以及在顯示裝置中的應(yīng)用。
[0007] 為解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案如下：
[0008] 本發(fā)明所述的一種薄膜晶體管，包括：依次堆疊設(shè)置的柵極層、第一絕緣層、半導(dǎo) 體層以及源/漏電極層；
[0009] 所述半導(dǎo)體層包括金屬氧化物半導(dǎo)體層以及形成在所述半導(dǎo)體層遠(yuǎn)離所述柵極 絕緣層的表面上的硅層，所述半導(dǎo)體層兩端的源區(qū)和漏區(qū)對(duì)應(yīng)的所述硅層摻雜有雜質(zhì)離 子，所述雜質(zhì)離子與所述金屬氧化物半導(dǎo)體均為N型或均為P型；所述源/漏電極層中的源 極和漏極分別通過設(shè)置在所述第二絕緣層中的通孔與所述硅層兩端的摻雜區(qū)域接觸連接。 [0010] 所述半導(dǎo)體層上還設(shè)置有第二絕緣層，所述源/漏電極層中的源極和漏極分別通 過設(shè)置在所述第二絕緣層中的通孔與所述硅層兩端的摻雜區(qū)域接觸連接。
[0011] 所述硅層為非晶硅層。
[0012] 所述娃層的厚度為IOnm~50nm。
[0013] 所述雜質(zhì)離子的摻雜濃度為IO14~IO16粒子/平方厘米（atoms/cm 2)。
[0014] 所述雜質(zhì)離子為N離子、P離子、As離子、B離子、Ge離子、In離子中一種或多種 的組合。
[0015] 所述金屬氧化物半導(dǎo)體包括IGZ0、ΙΖΟ、ΖΤΟ、A1-IZ0、N-IZO中的一種。
[0016] 本發(fā)明所述的薄膜晶體管的制備方法，包括如下步驟：
[0017] S1、在襯底上依次形成柵極層、第一絕緣層和金屬氧化物半導(dǎo)體層；
[0018] S2、在金屬氧化物半導(dǎo)體層上直接形成硅層；
[0019] S3、在硅層上直接形成第二絕緣層，并圖案化，在第二絕緣層正對(duì)金屬氧化物半導(dǎo) 體層兩端的源區(qū)和漏區(qū)形成兩個(gè)通孔，以暴露硅層的源區(qū)和漏區(qū)；
[0020] S4、以圖案化后的第二絕緣層為掩膜，在硅層的源區(qū)和漏區(qū)注入與金屬氧化物半 導(dǎo)體層極性相同的雜質(zhì)離子，形成摻雜區(qū)域；
[0021] S5、在圖案化后的第二絕緣層上直接形成源/漏電極層，并圖案化，形成彼此分 離，分別與摻雜區(qū)域接觸連接的源極和漏極。
[0022] 步驟S2還包括對(duì)所述硅層進(jìn)行圖案化的步驟，使得所述硅層僅覆蓋所述半導(dǎo)體 層。
[0023] 本發(fā)明所述的一種平板顯示裝置，包括所述的薄膜晶體管。
[0024] 本發(fā)明的上述技術(shù)方案相比現(xiàn)有技術(shù)具有以下優(yōu)點(diǎn)：
[0025] 1、本發(fā)明所述的一種薄膜晶體管，半導(dǎo)體層包括依次堆疊設(shè)置的金屬氧化物半導(dǎo) 體層和硅層，硅層正對(duì)半導(dǎo)體兩端源區(qū)和漏區(qū)的區(qū)域摻雜有雜質(zhì)離子；所述薄膜晶體管工 作時(shí)，源極和漏極分別通過硅層中的摻雜區(qū)域與金屬氧化物半導(dǎo)體層電連接，硅層中摻雜 區(qū)域之間的區(qū)域相當(dāng)于背溝道層，由于硅層的載流子遷移率遠(yuǎn)低于金屬氧化物半導(dǎo)體層的 載流子遷移率，電荷通過硅層中的摻雜區(qū)域直接進(jìn)入金屬氧化物半導(dǎo)體層中進(jìn)行移動(dòng)，極 大的減少了背溝道層中的電荷量，避免了背溝道區(qū)域提前開啟，從而減少了薄膜晶體管的 漏電流。
[0026] 2、本發(fā)明所述的一種薄膜晶體管，半導(dǎo)體層包括依次堆疊設(shè)置的金屬氧化物半導(dǎo) 體層和硅層，硅層正對(duì)半導(dǎo)體兩端源區(qū)和漏區(qū)的區(qū)域摻雜有雜質(zhì)離子，增大了摻雜區(qū)域的 導(dǎo)電性能；使得源/漏電極層與半導(dǎo)體層形成歐姆接觸，有效降低了接觸電阻，提高了薄膜 晶體管的電學(xué)性能。
[0027] 3、本發(fā)明所述的一種薄膜晶體管的制備方法，在金屬氧化物半導(dǎo)體層上加設(shè)部分 摻雜的硅層就可以實(shí)現(xiàn)漏電流減少，以及有效降低源/漏電極層與半導(dǎo)體層接觸電阻的目 的，工藝簡單，易實(shí)現(xiàn)大規(guī)模生產(chǎn)。
【附圖說明】
[0028] 為了使本發(fā)明的內(nèi)容更容易被清楚的理解，下面根據(jù)本發(fā)明的具體實(shí)施例并結(jié)合 附圖，對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明，其中
[0029] 圖1是現(xiàn)有技術(shù)中薄膜晶體管的結(jié)構(gòu)示意圖；
[0030] 圖2是圖1中薄膜晶體管的半導(dǎo)體層上下表面同時(shí)導(dǎo)電造成的異常電流曲線；
[0031] 圖3a-3d是本發(fā)明所述薄膜晶體管在制備流程中的結(jié)構(gòu)示意圖。
[0032] 圖中附圖標(biāo)記表示為：1-柵極層、2-第一絕緣層、3-半導(dǎo)體層、4-第二絕緣層、 51-源極、52-漏極、6-娃層、61-摻雜區(qū)域。
【具體實(shí)施方式】
[0033] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方 式作進(jìn)一步地詳細(xì)描述。
[0034] 本發(fā)明可以以許多不同的形式實(shí)施，而不應(yīng)該被理解為限于在此闡述的實(shí)施例。 相反，提供這些實(shí)施例，使得本公開將是徹底和完整的，并且將把本發(fā)明的構(gòu)思充分傳達(dá)給 本領(lǐng)域技術(shù)人員，本發(fā)明將僅由權(quán)利要求來限定。在附圖中，為了清晰起見，會(huì)夸大層和區(qū) 域的尺寸和相對(duì)尺寸。應(yīng)當(dāng)理解的是，當(dāng)元件例如層、區(qū)域或基板被稱作"形成在"或"設(shè)置 在"另一元件"上"時(shí)，該元件可以直接設(shè)置在所述另一元件上，或者也可以存在中間元件。 相反，當(dāng)元件被稱作"直接形成在"或"直接設(shè)置在"另一元件上時(shí)，不存在中間元件。
[0035] 實(shí)施例
[0036] 本實(shí)施例提供一種薄膜晶體管，如圖3d所示，包括依次堆疊設(shè)置的柵極層1、第一 絕緣層2、半導(dǎo)體層以及包括源極51和漏極52的源/漏電極層。
[0037] 所述半導(dǎo)體層包括金屬氧化物半導(dǎo)體層3以及形成在所述半導(dǎo)體層遠(yuǎn)離所述柵 極絕緣層的表面上的硅層6,所述半導(dǎo)體層兩端的源區(qū)和漏區(qū)對(duì)應(yīng)的所述硅層摻雜有雜質(zhì) 離子，所述雜質(zhì)離子與所述金屬氧化物半導(dǎo)體均為N型或均為P型。
[0038] 本實(shí)施例中，所述半導(dǎo)體層3上還設(shè)置有第二絕緣層4,所述源/漏電極