晶圓三維集成的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種晶圓三維集成的方法。
【背景技術(shù)】
[0002]集成電路器件的不斷縮小使集成度不斷提高，目前每平方厘米的芯片面積上能夠集成超過10億個晶體管，而金屬互連線的總長度更是達(dá)到了幾十公里。這不但使得布線變得異常復(fù)雜，更重要的是金屬互連的延遲、功耗、噪聲等都隨著特征尺寸的降低而不斷增加，特別是全局互連的RC(電阻電容)延遲，嚴(yán)重影響了集成電路的性能。另外，動態(tài)功耗與電路的負(fù)載電容值成正比，目前主流高性能微處理器的動態(tài)功耗中，有超過一半都由互連線引起的。目前解決互連延遲的方法是在全局互連線上增加一系列緩沖器，并且由于大量緩沖器的加入，電路的功耗大幅度增加，即利用功耗換取速度。銅互連及底K介質(zhì)的使用使串聯(lián)電阻和寄生電容有所降低，使工藝由130nm發(fā)展到90nm并且總體性能有所提高，而引入超低K介質(zhì)也只能維持工藝發(fā)展至65nm節(jié)點。因此，金屬互連已經(jīng)取代晶體管成為決定集成電路性能的主要因素。
[0003]芯片系統(tǒng)(SoC，System on a Chip)技術(shù)希望在單芯片上實現(xiàn)系統(tǒng)的全部功能，如數(shù)組、模擬、射頻、光電以及MEMS (Microelectromechanical Systems，微機電系統(tǒng))，SoC發(fā)展中最大的困難是不同的工藝兼容問題，例如實現(xiàn)SoC可能需要標(biāo)準(zhǔn)C0MS、RF、Bipolar以及MEMS等工藝，這些制造工藝的襯底材料都不同，幾乎不可能將其集成制造在通一個芯片上。即使襯底材料相同的模塊，在制造中也要考慮各電路模塊的制造可行性。這一方面不能對各個電路模塊的制造可行性。這一方面不能對各個電路模塊進(jìn)行充分的優(yōu)化，另一方面為了在一個平面上實現(xiàn)多個模塊，需要增加掩模板數(shù)量，安排工藝順序時相互限制，勢必增加電路制造的成本，限制性能的提尚。因此，目如多功能申旲塊的芯片依舊是分立的，而SoC的各種優(yōu)點由于制造的限制仍舊停留在設(shè)想的階段。
[0004]三維互連是在平面電路的基礎(chǔ)上，利用第三維來實現(xiàn)單個芯片內(nèi)多層器件的集成，即把一個大的平面電路分為若干邏輯上相關(guān)的功能模塊分布在多個相鄰的芯片層上，然后通過穿透襯底的三維垂直互連將多層芯片集成。三維互連能夠?qū)崿F(xiàn)不同的功能、不同工藝的多芯片的垂直集成，大幅度降低全局互連的長度，從而大幅度降低互連延遲、提高集成電路速度、減小芯片的功耗。三維互連可以集成多層不同工藝或不同襯底材料的集成電路，為異質(zhì)芯片的SoC提供了良好的解決方案。三維互連都是物理互連，能夠解決多芯片異質(zhì)集成、高帶寬通信和互連延遲等問題。
[0005]但現(xiàn)有的三維集成技術(shù)在第一晶圓11和第二晶圓12之間通過RDL(Redietribut1n Layer，再分布互連層)層 14、TSV(Though Silicon ViA 區(qū)域，娃穿孔)結(jié)構(gòu)13及錫球16等方式在三維集成內(nèi)部及外部連接，主要是在封裝級(pA區(qū)域CkA區(qū)域ge level)進(jìn)行。如圖1和圖2所示結(jié)構(gòu)，很難在晶圓級(wA區(qū)域fer level)實現(xiàn)，阻礙了 SoC進(jìn)一步集成度的發(fā)展，這是本領(lǐng)域技術(shù)人員所不愿意看到的。

【發(fā)明內(nèi)容】

[0006]鑒于上述問題，本發(fā)明提供一種晶圓三維集成的方法。
[0007]本發(fā)明解決技術(shù)問題所采用的技術(shù)方案為:
[0008]—種晶圓三維集成的方法，其中，包括:
[0009]提供一設(shè)置有互連區(qū)域和引線區(qū)域的鍵合晶圓，上述鍵合晶圓中設(shè)置有金屬連線結(jié)構(gòu)和金屬層，上述金屬連線結(jié)構(gòu)將相互絕緣的金屬層予以電連接，且上述金屬連線結(jié)構(gòu)的部分表面暴露于上述鍵合晶圓的上表面；
[0010]上述互連區(qū)域至少包含一個上述金屬連線結(jié)構(gòu)，上述引線區(qū)域至少包含兩個上述金屬連線結(jié)構(gòu)；
[0011]于上述鍵合晶圓上制備一第一保護(hù)層，上述第一保護(hù)層覆蓋上述金屬連線結(jié)構(gòu)暴露的表面；
[0012]去除部分所述第一保護(hù)層，以將位于上述引線區(qū)域中的上述金屬連線結(jié)構(gòu)的表面予以暴露；
[0013]制備金屬引線將位于上述引線區(qū)域中相鄰的上述金屬連線結(jié)構(gòu)予以電連接。
[0014]上述的晶圓三維集成的方法，其中，上述鍵合晶圓包括第一晶圓和第二晶圓，上述第一晶圓包括第一硅基底層和第一 BEOL介質(zhì)層；第二晶圓包括第二硅基底層和第二 BEOL介質(zhì)層，上述第二 BEOL介質(zhì)層覆蓋所述第一 BEOL介質(zhì)層的上表面。
[0015]上述的晶圓三維集成的方法，其中，任意上述金屬連線結(jié)構(gòu)均電連接兩個上述金屬層。
[0016]上述的晶圓三維集成的方法，其中，任意上述金屬連線結(jié)構(gòu)所電連接兩個上述金屬層，分別位于上述第一 BEOL介質(zhì)層內(nèi)和第二 BEOL介質(zhì)層內(nèi)。
[0017]上述的晶圓三維集成的方法，其中，上述金屬連線結(jié)構(gòu)的制備工藝為:先通孔后溝槽的刻蝕工藝或者先溝槽后通孔的刻蝕工藝。
[0018]上述的晶圓三維集成的方法，其中，上述先通孔后溝槽的刻蝕工藝包括:
[0019]刻蝕所述第二硅基底層、上述第二 BEOL介質(zhì)層和上述第一 BEOL介質(zhì)層，以形成將上述金屬層表面予以暴露的通孔；
[0020]基于上述通孔的基礎(chǔ)上，刻蝕位于任意兩個需要通過上述金屬連線結(jié)構(gòu)電連接的金屬層上方的第二硅基底層，以形成上述溝槽。
[0021]上述的晶圓三維集成的方法，其中，上述先溝槽后通孔的刻蝕工藝包括:
[0022]刻蝕位于任意兩個需要通過上述金屬連線結(jié)構(gòu)電連接的金屬層上方的第二硅基底層，以形成凹槽；
[0023]基于上述凹槽的基礎(chǔ)上，刻蝕位于任意上述金屬層上方的第二 BEOL介質(zhì)層和第一BEOL介質(zhì)層，以形成上述溝槽。
[0024]上述的晶圓三維集成的方法，其中，上述先通孔后溝槽的刻蝕工藝或者先溝槽后通孔的刻蝕工藝還包括:
[0025]形成上述溝槽后，于上述溝槽內(nèi)填充金屬材料。
[0026]上述的晶圓三維集成的方法，其中，上述金屬材料的材質(zhì)為銅、鋁、錫或鎢。
[0027]上述的晶圓三維集成的方法，其中，上述金屬引線的材質(zhì)為金屬或金屬與金屬氮化物的混合材料。
[0028]上述的晶圓三維集成的方法，其中，上述第一保護(hù)層的材質(zhì)為氮化物或氧化物。
[0029]上述的晶圓三維集成的方法，其中，還包括:
[0030]于上述金屬引線和第一保護(hù)層上方沉積第二保護(hù)層，并刻蝕上述第二保護(hù)層使上述金屬引線部分暴露。
[0031]上述技術(shù)方案具有如下優(yōu)點或有益效果:
[0032]通過本發(fā)明的方法能夠?qū)煌に?、不同功能的芯片的晶圓集成在一個晶圓級異質(zhì)三維結(jié)構(gòu)上，在保持了芯片體積的同時，大規(guī)模提高了芯片的功能。并且，大幅度縮短了每個功能芯片之間的金屬互連，進(jìn)而減小了芯片的發(fā)熱、功耗、與延遲，提高了每個功能模塊之間的帶寬。
【附圖說明】
[0033]參考所附附圖，以更加充分的描述本發(fā)明的實施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對本發(fā)明范圍的限制。
[0034]圖1是本發(fā)明【背景技術(shù)】中三維TSV集成結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0035]圖2是本發(fā)明【背景技術(shù)】中錫球封裝方式的結(jié)構(gòu)示意圖；
[0036]圖3-12是本發(fā)明方法中各步驟對應(yīng)的結(jié)構(gòu)示意圖。
【具體實施方式】
[0037]本發(fā)明提供一種晶圓三維集成的方法。適用于鍵合晶圓的芯片上引線區(qū)域與三維互連區(qū)域需要分開的情況。
[0038]本發(fā)明的核心思想是通過將兩片已完成集成電路制備的晶圓相互面對放置，再將上述兩片晶圓鍵合，再通過設(shè)置跨晶圓間的TSV，實現(xiàn)在不同晶圓之間的不同功能的芯片之間的互連，并通過利用多次保護(hù)層的沉積形成一個厚度高于金屬互連層的保護(hù)層，從而保護(hù)芯片的金屬互連層結(jié)構(gòu)。
[0039]下面結(jié)合附圖對本發(fā)明方法進(jìn)行詳細(xì)說明，但并不作為對本發(fā)明的限定。
[0040]首先，提供一設(shè)置有互連區(qū)域I和引線區(qū)域2的鍵合晶圓，鍵合晶圓中設(shè)置有金屬連線結(jié)構(gòu)28和金屬層，金屬連線結(jié)構(gòu)將相互絕緣的金屬層予以電連接，且金屬連線結(jié)構(gòu)的部分表面暴露于鍵合晶圓的上表面。
[0041]互連區(qū)域至少包含一個金屬連線結(jié)構(gòu)，引線區(qū)域至少包含兩個金屬連線結(jié)構(gòu)；
[0042]于鍵合晶圓上制備一第一保護(hù)層29，第一保護(hù)層29覆蓋金屬連線結(jié)構(gòu)暴露的表面。
[0043]去除部分第一保護(hù)層29，以將位于引線區(qū)域中的金屬連線結(jié)構(gòu)28的表面予以暴
Mo
[0044]制備金屬引線210將位于所述引線區(qū)域中相鄰的所述金屬連線結(jié)構(gòu)28 ’和28"予以電連接。
[0045]下面，舉一詳細(xì)實施例來對本發(fā)明作進(jìn)一步詳細(xì)說明。
[0046]首先，提供已完成集成電路制備的第一晶圓和第二晶圓，上述第一晶圓包括有第一硅基底層21和第一 BEOL介質(zhì)層22結(jié)構(gòu)，上述第二晶圓