具有多個(gè)電荷存儲(chǔ)層的存儲(chǔ)器晶體管的制作方法
【專利說(shuō)明】
[0001]相關(guān)申請(qǐng)的香叉引用
[0002] 本申請(qǐng)是2011年11月3日提交的共同未決的美國(guó)申請(qǐng)序列第13/288,919號(hào)的 部分繼續(xù)申請(qǐng)，所述美國(guó)申請(qǐng)序列第13/288, 919號(hào)是2008年5月13日提交的美國(guó)申請(qǐng)序 列號(hào)第12/152, 518號(hào)，即2011年11月22日發(fā)布的現(xiàn)在的專利第8, 063, 434號(hào)的分案，所 述專利第8,063,434號(hào)在35U.S.C. 119(e)下要求2007年5月25日提交的美國(guó)臨時(shí)專利 申請(qǐng)序列第60/940, 160號(hào)的優(yōu)先權(quán)權(quán)益，所有的該些申請(qǐng)?jiān)诖送ㄟ^(guò)引用W其整體并入。
技術(shù)領(lǐng)域
[0003] 本發(fā)明通常設(shè)及半導(dǎo)體設(shè)備，并且更特別地設(shè)及包含非易失性半導(dǎo)體存儲(chǔ)器的集 成電路W及制造所述半導(dǎo)體設(shè)備的方法。
[0004]
[0005] 非易失性半導(dǎo)體存儲(chǔ)器是可W被電擦除并且被重新編程的設(shè)備。廣泛用于電腦和 其他電子設(shè)備中W及之間的一般的數(shù)據(jù)存儲(chǔ)和傳輸?shù)囊环N類型的非易失性存儲(chǔ)器是閃速 存儲(chǔ)器，比如分柵閃速存儲(chǔ)器。分柵閃速存儲(chǔ)器晶體管具有與常規(guī)的邏輯晶體管（比如，金 屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管（M0SFET))的架構(gòu)類似的架構(gòu)，因?yàn)槠溥€包含在連接襯 底中的源極和漏極的溝道上形成的控制柵。然而，存儲(chǔ)器晶體管還包含在控制柵和溝道之 間并且通過(guò)絕緣層或電介質(zhì)層與兩者絕緣的存儲(chǔ)器或電荷俘獲層。被施加到控制柵的編程 電壓在電荷俘獲層上俘獲電荷，由控制柵部分地取消或屏蔽電場(chǎng)，從而改變晶體管的闊值 電壓（Vt)并且編程存儲(chǔ)器單元。在讀出期間，Vt中的該樣的位移通過(guò)在施加預(yù)先確定的讀 出電壓下存在或不存在流過(guò)溝道的電流來(lái)感測(cè)。為了擦除存儲(chǔ)器晶體管，擦除電壓被施加 到控制柵W恢復(fù)或逆轉(zhuǎn)Vt的位移。
[0006] 對(duì)于閃速存儲(chǔ)器的優(yōu)點(diǎn)的重要衡量是數(shù)據(jù)保留時(shí)間，該數(shù)據(jù)保留時(shí)間是存儲(chǔ)器晶 體管在沒(méi)有施加電力的情況下可W保留電荷或保持被編程的時(shí)間。在電荷俘獲層中存儲(chǔ)或 俘獲的電荷由于通過(guò)絕緣層的泄漏電流而隨時(shí)間減小，從而減少編程的闊值電壓（VT巧和 擦除的闊值電壓（VTE)之間的差異，該限制存儲(chǔ)器晶體管的數(shù)據(jù)保留。
[0007] 常規(guī)存儲(chǔ)器晶體管和形成該存儲(chǔ)器晶體管的方法所存在的一個(gè)問(wèn)題在于，電荷俘 獲層通常具有差的或隨時(shí)間減小的數(shù)據(jù)保留，該限制有效的晶體管壽命。參考圖1A，如果電 荷俘獲層是富娃（Si)的，則在由曲線圖或線102代表的VTP和由線104代表的VTE之間存 在大的初始窗口或差異，但窗口在保留模式中崩潰得非常迅速，到壽命終止巧化106)的 時(shí)間少于約1.E+07秒。
[0008] 參考圖1B，如果在另一方面，假設(shè)電荷俘獲層是高質(zhì)量氮化物層，即具有低化學(xué)計(jì) 量濃度的Si的層，那么在保留模式中窗口的崩潰速率或Vt的斜率將減少，然而初始的程序 擦除窗口也被減少。此外，在保留模式中Vt的斜率仍然是相當(dāng)睹峭的，并且泄漏路徑?jīng)]有 被充分地最小化W明顯改善數(shù)據(jù)保留，因此E0L106僅僅被適度改善。
[0009] 另一個(gè)問(wèn)題在于，半導(dǎo)體存儲(chǔ)器越來(lái)越多地在集成電路（1C)中將邏輯晶體管（比 如M0S陽(yáng)T的）與存儲(chǔ)器晶體管組合，該集成電路在用于嵌入式存儲(chǔ)器或系統(tǒng)級(jí)巧片（S0C) 應(yīng)用的普通襯底上制造。用于形成存儲(chǔ)器晶體管的性能的多種當(dāng)前工藝與用于制造邏輯晶 體管的工藝是不兼容的。
[0010] 因此，存在對(duì)存儲(chǔ)器晶體管W及形成該存儲(chǔ)器晶體管的方法的需求，其提供改善 的數(shù)據(jù)保留和增加的晶體管壽命。還期望的是，形成存儲(chǔ)器設(shè)備的方法與用于在普通襯底 上形成的相同的1C中形成邏輯元件的方法是兼容的。
[0011] 發(fā)明概述
[0012] 本發(fā)明提供對(duì)該些W及其他問(wèn)題的解決方案，并且提供超過(guò)常規(guī)的存儲(chǔ)器單元或 設(shè)備W及制造其的方法的另外的優(yōu)點(diǎn)。
[0013] 通常，設(shè)備包含存儲(chǔ)器晶體管，該存儲(chǔ)器晶體管包含；多晶娃溝道區(qū)，其電氣連接 在襯底中形成的源極區(qū)和漏極區(qū)；氧化物-氮化物-氮化物-氧化物（0NN0)堆疊，其被布 置在溝道區(qū)之上；W及高功函數(shù)柵電極，其在0NN0堆疊的表面上形成。在一個(gè)實(shí)施方案中， 0NN0堆疊包含多層電荷俘獲區(qū)，該多層電荷俘獲區(qū)包含富氧的第一氮化物層和被布置在第 一氮化物層之上的貧氧的第二氮化物層。在另一個(gè)實(shí)施方案中，多層電荷俘獲區(qū)還包含氧 化物反隧穿層，該氧化物反隧穿層將第一氮化物層與第二氮化物層分開(kāi)。
[0014] 附圖的簡(jiǎn)要描i術(shù)
[0015] 在結(jié)合附圖和下文提供的所附權(quán)利要求來(lái)閱讀W下詳細(xì)描述時(shí)，本發(fā)明的該些和 多種其他特征和優(yōu)點(diǎn)將是顯而易見(jiàn)的，其中：
[0016] 圖1A是示出關(guān)于使用根據(jù)常規(guī)方法形成的電荷存儲(chǔ)層并且具有編程電壓和擦除 電壓之間的大的初始差異的存儲(chǔ)器晶體管的數(shù)據(jù)保留的曲線圖，但是該存儲(chǔ)器晶體管快速 地?fù)p失電荷；
[0017] 圖1B是示出關(guān)于使用根據(jù)常規(guī)方法形成的電荷存儲(chǔ)層并且具有編程電壓和擦除 電壓之間的更小的初始差異的存儲(chǔ)器晶體管的數(shù)據(jù)保留的曲線圖；
[0018] 圖2A到2D是根據(jù)本發(fā)明的實(shí)施方案的半導(dǎo)體設(shè)備的局部橫截面?zhèn)纫晥D，示出用 于形成包含邏輯晶體管和非易失性存儲(chǔ)器晶體管的半導(dǎo)體設(shè)備的工藝流程；
[0019] 圖3是根據(jù)本發(fā)明的實(shí)施方案的包括含有高功函數(shù)柵電極的邏輯晶體管和非易 失性存儲(chǔ)器晶體管的半導(dǎo)體設(shè)備的局部橫截面?zhèn)纫晥D；
[0020] 圖4A和4B示出包含0N0N0堆疊的非易失性存儲(chǔ)器設(shè)備的橫截面視圖；
[0021] 圖5描繪根據(jù)本發(fā)明的實(shí)施方案的表示用于制造包含0N0N0堆疊的非易失性電荷 俘獲存儲(chǔ)器設(shè)備的方法中的一系列操作的流程圖；
[0022] 圖6A示出包含多層電荷俘獲區(qū)的非平面的多柵設(shè)備；
[0023] 圖6B不出圖6A的非平面的多柵設(shè)備的橫截面視圖；
[0024] 圖7A和7B示出包含多層電荷俘獲區(qū)和水平納米線溝道的非平面的多柵設(shè)備；
[00巧]圖7C示出圖7A的非平面的多柵設(shè)備的垂直串的橫截面視圖；
[0026] 圖8A和8B示出包含多層電荷俘獲區(qū)和垂直的納米線溝道的非平面的多柵設(shè)備；
[0027] 圖9A到9F示出用于制造圖8A的非平面的多柵設(shè)備的先柵極方案擬及
[0028] 圖10A到10F示出用于制造圖8A的非平面的多柵設(shè)備的后柵極方案。
[0029] 具體描巧
[0030] 本發(fā)明通常設(shè)及非易失性存儲(chǔ)器晶體管，該非易失性存儲(chǔ)器晶體管包含多層電荷 存儲(chǔ)層和高功函數(shù)柵電極，W增加數(shù)據(jù)保留和/或改善編程時(shí)間和效率。結(jié)構(gòu)和方法對(duì)其 中半導(dǎo)體設(shè)備包括含有在普通襯底上形成的高功函數(shù)柵電極的邏輯晶體管和非易失性存 儲(chǔ)器晶體管的嵌入式存儲(chǔ)器或系統(tǒng)級(jí)巧片（SOC)應(yīng)用特別有用。
[0031] 在W下描述中，為了解釋的目的，大量具體的細(xì)節(jié)被闡述W便提供對(duì)本發(fā)明的徹 底理解。然而，對(duì)本領(lǐng)域的其中一名技術(shù)人員將顯而易見(jiàn)的是，本發(fā)明可W在沒(méi)有該些具體 細(xì)節(jié)的情況下被實(shí)施。在其他實(shí)例中，眾所周知的結(jié)構(gòu)W及技術(shù)未被詳細(xì)地示出或W方框 圖的形式示出W便避免不必要地模糊對(duì)本描述的理解。
[0032] 在描述中引用的"一個(gè)實(shí)施方案"或"實(shí)施方案"意指關(guān)于該實(shí)施方案描述的特定 特征、結(jié)構(gòu)或特性被包含在本發(fā)明的至少一個(gè)實(shí)施方案中。在本說(shuō)明書(shū)的多個(gè)地方中詞組 "在一個(gè)實(shí)施方案中"的出現(xiàn)不一定全部指相同的實(shí)施方案。如本文使用的術(shù)語(yǔ)"結(jié)合（to couple)"可W包括直接連接和通過(guò)一個(gè)或更多個(gè)中介組件間接連接。
[0033] 簡(jiǎn)言之，根據(jù)本發(fā)明的非易失性存儲(chǔ)器晶體管包含在氧化物-氮化物-氧化物 (0N0)電介質(zhì)堆疊上形成的高功函數(shù)柵電極。對(duì)于高功函數(shù)柵電極，其意指從柵電極中除去 電子需要的最小能量被增加。
[0034] 在某些優(yōu)選實(shí)施方案中，高功函數(shù)柵電極包含滲雜的多晶娃（polyuTstalline silicon)或多晶娃（polysilicon)(聚）層，該多晶娃層的制造可W被容易地整合到標(biāo)準(zhǔn)的 互補(bǔ)金屬氧化物半導(dǎo)體（CM0巧工藝流程（比如，用來(lái)制造金屬氧化物半導(dǎo)體（M0巧邏輯晶 體管的那些）中，W使得能夠制造包含存儲(chǔ)器晶體管和邏輯晶體管兩者的半導(dǎo)體存儲(chǔ)器或 設(shè)備。更優(yōu)選地，相同的滲雜的多晶娃層還可W被圖案化W形成用于M0S邏輯晶體管的高 功函數(shù)柵電極，從而改善邏輯晶體管的性能并且提高制造工藝的效率。任選地，0N0電介質(zhì) 堆疊包含多層電荷存儲(chǔ)層或電荷俘獲層W進(jìn)一步改善存儲(chǔ)器晶體管的性能，W及特別地改 善存儲(chǔ)器晶體管的數(shù)據(jù)保留。
[0035] 現(xiàn)在將參考圖2A到2D詳細(xì)描述半導(dǎo)體設(shè)備W及形成其的方法，該半導(dǎo)體設(shè)備包 含具有高功函數(shù)柵電極的非易失性存儲(chǔ)器晶體管，該圖2A到2D是示出用于形成包含存儲(chǔ) 器晶體管和邏輯晶體管兩者的半導(dǎo)體設(shè)備的工藝流程的中間結(jié)構(gòu)的局部橫截面?zhèn)纫晥D。為 了清楚的目的，眾所周知且與本發(fā)明不相關(guān)的半導(dǎo)體制造的多種細(xì)節(jié)已經(jīng)從W下描述中省 略。
[0036] 參考圖2,半導(dǎo)體設(shè)備的制造W在晶片或襯底206的表面204上形成0N0電介質(zhì)堆 疊202開(kāi)始。通常，0N0電介質(zhì)堆疊202包含薄的下方的氧化物層或隧穿氧化物層208W 及頂部氧化物層或阻擋氧化物層212,該薄的下方的氧化物層或隧穿氧化物層208將電荷 俘獲或存儲(chǔ)層210與在襯底206中的存儲(chǔ)器晶體管的溝道區(qū)（未示出）分開(kāi)或電絕緣。優(yōu) 選地，如上文指出并且如圖2A-2D中所示，電荷存儲(chǔ)層210是包含至少頂部電荷俘獲氮氧化 物層210A和下方的大體上的無(wú)俘獲氮氧化物層210B的多層電荷存儲(chǔ)層。
[0037] 通常，襯底206可W包含任何已知的娃基半導(dǎo)體材料，該娃基半導(dǎo)體材料包含娃、 娃錯(cuò)、絕緣體上的娃或藍(lán)寶石上的娃襯底?？蛇x擇地，襯底206可W包含在非娃基半導(dǎo)體材 料（比如，神化稼、錯(cuò)、氮化稼或侶-磯化侶）上形成的娃層。優(yōu)選地，襯底206是滲雜的或 無(wú)滲雜的娃襯底。
[0038] 0N0電介質(zhì)堆疊202的下方氧化物層或隧穿氧化物層208通常包含相對(duì)薄的二氧 化娃（Si〇2)層，其從約15埃到約22 A，并且更優(yōu)選地約18A。隧穿氧化物層208可 W通過(guò)任何適當(dāng)?shù)氖侄蝸?lái)形成或沉積，該些手段包括例如使用化學(xué)氣相沉積（CVD)來(lái)沉積 或熱生長(zhǎng)。在優(yōu)選的實(shí)施方案中，隧穿介質(zhì)層使用蒸氣退火來(lái)形成或生長(zhǎng)。通常，工藝包含 其中襯底206被放置在沉積室或加工室中，被加熱到從約700°C到約850°C的溫度，并且被 暴露于濕蒸氣持續(xù)預(yù)先確定的時(shí)間段的濕式氧化方法，該預(yù)先確定的時(shí)間段基于所完成的 隧穿氧化物層208的期望厚度來(lái)選擇。示例性的加工時(shí)間是從約5分鐘到約20分鐘。氧 化可W在大氣壓下或在低壓下進(jìn)行。
[0039] 在優(yōu)選的實(shí)施方案中，多層電荷存儲(chǔ)層210的氮氧化物層210A、210B在利用不 同的工藝和工藝氣體或原始材料的分開(kāi)的步驟中形成或沉積，并且具有從約70A到約 150A、并且更優(yōu)選地為約100A的總厚度或組合厚度。下方無(wú)俘獲氮氧化物層210B可W 通過(guò)任何適當(dāng)?shù)氖侄蝸?lái)形成或沉積，該些手段包括例如使用工藝氣體在低壓CVD工藝中沉 積，該工藝氣體包括；娃源，比如甲硅烷（Si&)、氯甲硅烷（Si&Cl)、二氯甲硅烷（Si&Cls)、 四氯甲硅烷（Sicu;氮源，比如氮?dú)怙棧保óx3)、s氧化氮（n〇3)或一氧化二氮飾〇) ;W 及含氧氣體，比如氧氣（〇2)或馬〇。在一個(gè)實(shí)施方案中，無(wú)俘獲氮氧化物層210B使用包括二 氯甲硅烷、N&和N20的工藝氣體W低壓CVD工藝來(lái)沉積，同時(shí)使室保持在從約5毫托（mT) 到約500mT的壓力下，并且使襯底保持在從約700°C到約850°C并且更優(yōu)選為至少約780°C 的溫度下，持續(xù)從約2. 5分鐘到約20分鐘的時(shí)段。特別地，工藝氣體可W包括W從約8:1 到約1:8的比例混合的馬0和畑3的第一氣體混合物W及W從約1:7到約7:1的比例混合 的DCS和N&的第二氣體混合物，并且能夠W從約每分鐘5標(biāo)準(zhǔn)立方厘米（seem)到約每分 鐘200標(biāo)準(zhǔn)立方厘米的流速被引入。
[0040] 頂部的電荷俘獲氮氧化物層210A可W使用包括雙叔了基氨基甲硅烷炬TBA巧的 工藝氣體WCVD工藝被沉積在底部氮氧化物層210B之上。已經(jīng)發(fā)現(xiàn)的是，BTBAS的使用通過(guò) 增加電荷俘獲氮氧化物層210A中的碳水平來(lái)增加在氮氧化物中形成的深陷阱的數(shù)目。此 夕F，該些深陷阱減