一種雙工作電壓FinFET結(jié)構(gòu)器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路制造技術(shù)領(lǐng)域，更具體地，涉及一種可在兩種工作電壓下工作的FinFET結(jié)構(gòu)器件的制造方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了迅速的發(fā)展。在IC的發(fā)展過(guò)程中，通常增大了功能密度(即每個(gè)芯片區(qū)域的互連器件的數(shù)量)，而減小了幾何尺寸(即使用制造工藝可以制造的最小器件或互連線)。IC性能的提高主要是通過(guò)不斷縮小集成電路器件的尺寸以提高它的速度來(lái)實(shí)現(xiàn)的。這種按比例縮小的工藝優(yōu)點(diǎn)在于提高了生產(chǎn)效率并且降低了相關(guān)費(fèi)用。同時(shí)，這種按比例縮小的工藝也增加了處理和制造IC的復(fù)雜性。
[0003]—般認(rèn)為，經(jīng)過(guò)努力，CMOS技術(shù)仍有可能推進(jìn)到20納米甚至10納米技術(shù)節(jié)點(diǎn)，但在20納米節(jié)點(diǎn)之后，傳統(tǒng)的平面CMOS技術(shù)將很難進(jìn)一步發(fā)展。近年來(lái)，在所提出的各種新技術(shù)當(dāng)中，多柵MOS器件技術(shù)被認(rèn)為是最有希望在亞20納米節(jié)點(diǎn)后得到應(yīng)用的技術(shù)。這是因?yàn)?，與傳統(tǒng)單柵器件相比，多柵器件具有更強(qiáng)的短溝道抑制能力，更好的亞閾特性、更高的驅(qū)動(dòng)能力以及能帶來(lái)更高的電路密度。
[0004]在尋求更高的器件密度、更高的性能以及更低的費(fèi)用的過(guò)程中，隨著IC工藝持續(xù)發(fā)展到納米技術(shù)工藝節(jié)點(diǎn)，為了克服短溝道效應(yīng)和提高單位面積的驅(qū)動(dòng)電流密度，一些制造廠商已經(jīng)開(kāi)始考慮如何從平面CMOS晶體管向三維FinFET(鰭式場(chǎng)效應(yīng)晶體管)器件結(jié)構(gòu)的過(guò)渡問(wèn)題。FinFET器件是一種多柵MOS器件，這種結(jié)構(gòu)由于具有更多的柵控面積，更窄的溝道耗盡區(qū)域而擁有非常突出的短溝道控制力和很高的驅(qū)動(dòng)電流。與平面晶體管相比，F(xiàn)inFET器件由于改進(jìn)了對(duì)溝道的控制，從而減小了短溝道效應(yīng)。
[0005]制造和設(shè)計(jì)中的挑戰(zhàn)推動(dòng)了 FinFET器件的發(fā)展。目前，F(xiàn)inFET器件因其自對(duì)準(zhǔn)結(jié)構(gòu)可由常規(guī)的平面CMOS工藝來(lái)實(shí)現(xiàn)，從而成為最有希望的多柵器件，并已出現(xiàn)在20nm技術(shù)代的應(yīng)用中。然而，盡管現(xiàn)有的FinFET器件以及制造FinFET器件的方法已大體上滿足了其預(yù)期目的，但并不是在所有方面都能夠完全令人滿意。
[0006]隨著集成電路的發(fā)展，器件尺寸越來(lái)越小，集成度越來(lái)越高。同時(shí)，人們對(duì)器件的要求也變得越來(lái)越高，人們更希望在同一種器件上能夠?qū)崿F(xiàn)多種不同的性能要求。目前，F(xiàn)inFET器件的傳統(tǒng)制作工藝是在襯底上進(jìn)行整體制作，并形成一致的結(jié)構(gòu)。由此使得一個(gè)器件只有一個(gè)工作電壓，因而工作性能就顯得比較單一。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種雙工作電壓FinFET結(jié)構(gòu)器件的制造方法，使得在同一 FinFET結(jié)構(gòu)器件上可以實(shí)現(xiàn)在兩種不同的工作電壓下工作，并可獲得不同的器件性能。
[0008]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0009]一種雙工作電壓FinFET結(jié)構(gòu)器件的制造方法，包括以下步驟:
[0010]步驟SO1:提供一半導(dǎo)體襯底，在所述襯底上形成一半導(dǎo)體層；
[0011]步驟S02:圖案化所述半導(dǎo)體層，形成FinFET基體，包括形成相對(duì)設(shè)置的源區(qū)和漏區(qū)，以及并列位于所述源區(qū)和漏區(qū)之間的第一、第二 Fin結(jié)構(gòu)；
[0012]步驟S03:對(duì)所述第二 Fin結(jié)構(gòu)進(jìn)行與源區(qū)和漏區(qū)相反的反型摻雜；
[0013]步驟S04:在所述襯底上形成一氧化物層，將所述FinFET基體覆蓋；
[0014]步驟S05:形成一橫跨所述第一、第二 Fin結(jié)構(gòu)的柵極，并去除所述柵極底部以外區(qū)域的所述氧化物層，然后，在所述柵極兩側(cè)形成側(cè)壁；
[0015]步驟S06:去除所述第一、第二 Fin結(jié)構(gòu)之間的柵極和側(cè)壁材料及其底部的氧化物層，以在所述第一、第二 Fin結(jié)構(gòu)上對(duì)應(yīng)形成第一、第二柵極結(jié)構(gòu)。
[0016]優(yōu)選地，在所述襯底上通過(guò)外延技術(shù)形成所述半導(dǎo)體層。
[0017]優(yōu)選地，所述半導(dǎo)體層材料為單晶硅、鍺硅或碳硅。
[0018]優(yōu)選地，通過(guò)離子注入的方法對(duì)所述第二 Fin結(jié)構(gòu)進(jìn)行反型摻雜。
[0019]優(yōu)選地，在所述襯底上通過(guò)原位水汽生成工藝、原子層沉積或化學(xué)氣象沉積形成所述氧化物層。
[0020]優(yōu)選地，所述氧化物層材料為Si02、S1N或Η??2。
[0021]優(yōu)選地，所述柵極材料為通過(guò)化學(xué)氣象沉積形成的多晶硅柵極材料。
[0022]優(yōu)選地，所述側(cè)壁材料由至少一層氧化娃或氮化娃構(gòu)成。
[0023]優(yōu)選地，所述柵極材料為通過(guò)物理氣象沉積形成的金屬或者金屬硅化物柵極材料。
[0024]優(yōu)選地，步驟S06中，去除所述第一、第二 Fin結(jié)構(gòu)之間的柵極和側(cè)壁材料及其底部的氧化物層的方法包括:先通過(guò)干法刻蝕方式去除所述第一、第二 Fin結(jié)構(gòu)之間的柵極和側(cè)壁材料，再通過(guò)濕法工藝方式去除其對(duì)應(yīng)底部的所述氧化物層材料。
[0025]從上述技術(shù)方案可以看出，本發(fā)明通過(guò)對(duì)第二 Fin結(jié)構(gòu)進(jìn)行與源區(qū)和漏區(qū)相反的反型摻雜，可實(shí)現(xiàn)使第一、第二 Fin結(jié)構(gòu)的不同溝道獲得不同的導(dǎo)通電壓，使得在同一FinFET結(jié)構(gòu)器件上可以實(shí)現(xiàn)在兩種不同的工作電壓下工作；并可使器件可以根據(jù)需求的不同，在第一、第二 Fin結(jié)構(gòu)之間進(jìn)行電壓的調(diào)整設(shè)定，以獲得不同的器件性能。
【附圖說(shuō)明】
[0026]圖1是本發(fā)明一種雙工作電壓FinFET結(jié)構(gòu)器件的制造方法的流程圖；
[0027]圖2?圖9是本發(fā)明一較佳實(shí)施例根據(jù)圖1的方法形成的器件工藝結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0028]下面結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的詳細(xì)說(shuō)明。
[0029]需要說(shuō)明的是，在下述的【具體實(shí)施方式】中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說(shuō)明，特對(duì)附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡(jiǎn)化處理，因此，應(yīng)避免以此作為對(duì)本發(fā)明的限定來(lái)加以理解。
[0030]在以下本發(fā)明的【具體實(shí)施方式】中，請(qǐng)參閱圖1，圖1是本發(fā)明一種雙工作電壓FinFET結(jié)構(gòu)器件的制造方法的流程圖；同時(shí)，請(qǐng)結(jié)合參閱圖2?圖9，圖2?圖9是本發(fā)明一較佳實(shí)施例根據(jù)圖1的方法形成的器件工藝結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明的一種雙工作電壓FinFET結(jié)構(gòu)器件的制造方法，包括以下步驟:
[0031]如框01所示，步驟SOl:提供一半導(dǎo)體襯底，在所述襯底上形成一半導(dǎo)體層。
[0032]請(qǐng)參閱圖2，圖2是形成半導(dǎo)體層的俯視方向示意圖。本發(fā)明的襯底I可選為單晶的硅片或SOI (絕緣體上硅)襯底。以SOI工藝為例，但不限于SOI工藝，首先，可采用業(yè)界已有的公知技術(shù)，在SOI襯底I上采用例如外延生長(zhǎng)技術(shù)來(lái)形成一半導(dǎo)體層2。作為一可選的實(shí)施方式，所述半導(dǎo)體層材料可以選用單晶硅、鍺硅或碳硅等半導(dǎo)體材料。
[0033]如框02所示，步驟S02:圖案化所述半導(dǎo)體層，形成FinFET基體，包括形成相對(duì)設(shè)置的源區(qū)和漏區(qū)，以及并列位于所述源區(qū)和漏區(qū)之間的第一、第二 Fin結(jié)構(gòu)。
[0034]請(qǐng)參閱圖3。接下來(lái)，可通過(guò)進(jìn)行光刻膠的涂布、曝光和顯影，對(duì)所述半導(dǎo)體層2進(jìn)行圖案化；然后，通過(guò)蝕刻工藝形成圖示的FinFET基體，F(xiàn)inFET基體具有相對(duì)設(shè)置的源區(qū)3和漏區(qū)6，以及并列位于所述源區(qū)3和漏區(qū)6之間的第一、第二 Fin結(jié)構(gòu)4、5 (第一、第二鰭形半導(dǎo)體結(jié)構(gòu)4、5)。
[0035]如框03所示，步驟S03:對(duì)所述第二 Fin結(jié)構(gòu)進(jìn)行與源區(qū)和漏區(qū)相反的反型摻雜。
[0036]請(qǐng)參閱圖4。接下來(lái)，可通過(guò)例如離子注入的方法，對(duì)第二 Fin結(jié)構(gòu)5進(jìn)行與源區(qū)3和漏區(qū)6相反的反型摻雜。對(duì)第一 Fin