3dic密封環(huán)結(jié)構(gòu)及其形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明總體涉及集成電路，更具體地，涉及3D集成電路。
【背景技術(shù)】
[0002] 由于各種電子部件（例如，晶體管、二極管、電阻器、電容器等）的集成密度的持續(xù) 改進(jìn)，半導(dǎo)體產(chǎn)業(yè)已經(jīng)經(jīng)歷了快速發(fā)展。在大多數(shù)情況下，這種集成密度的改進(jìn)源自最小特 征尺寸的不斷降低（例如，將半導(dǎo)體工藝節(jié)點(diǎn)向著亞20nm節(jié)點(diǎn)縮?。?，這允許更多的部件被 集成在給定的面積中。隨著近來對微型化、更高速度和更大帶寬以及更低功耗和延遲的需 求的增長，對半導(dǎo)體管芯的更小和更具創(chuàng)造性的封裝技術(shù)的需求也已增長。
[0003] 隨著半導(dǎo)體技術(shù)進(jìn)一步的發(fā)展，堆疊式半導(dǎo)體器件（例如，3D集成電路（3DIC))已 經(jīng)作為有效替代出現(xiàn)以進(jìn)一步降低半導(dǎo)體器件的物理尺寸。在堆疊式半導(dǎo)體器件中，在不 同的半導(dǎo)體晶圓上制造諸如邏輯電路、存儲器電路、處理器電路等的有源電路。兩個(gè)或多個(gè) 半導(dǎo)體晶圓可以堆疊在一起和/或接合在彼此的頂部上以進(jìn)一步減小半導(dǎo)體器件的形狀 因數(shù)。
[0004] 在制造工藝期間，在通過切割半導(dǎo)體晶圓來分隔管芯之前，半導(dǎo)體晶圓經(jīng)歷了很 多處理步驟。處理步驟可以包括光刻、蝕刻、摻雜、研磨和/或沉積不同的材料。處理步驟 可以包括濕或干工藝步驟。也可以對堆疊式半導(dǎo)體器件實(shí)施上述處理步驟。

【發(fā)明內(nèi)容】

[0005] 根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括：第一半導(dǎo)體芯片，包括第 一襯底、多個(gè)第一介電層和多條導(dǎo)線，多條導(dǎo)線形成在第一襯底上方的第一介電層中；第二 半導(dǎo)體芯片，該第二半導(dǎo)體芯片的一表面接合至第一半導(dǎo)體芯片的第一表面，第二半導(dǎo)體 芯片包括第二襯底、多個(gè)第二介電層和多條第二導(dǎo)線，并且多條第二導(dǎo)線形成在第二襯底 上方的第二介電層中；第一導(dǎo)電部件，從第一半導(dǎo)體芯片延伸至多條第二導(dǎo)線中的一條； 以及第一密封環(huán)結(jié)構(gòu)，從第一半導(dǎo)體芯片延伸至第二半導(dǎo)體芯片。
[0006] 優(yōu)選地，第一密封環(huán)結(jié)構(gòu)延伸穿過第一半導(dǎo)體芯片的接合的第一表面和第二半導(dǎo) 體芯片的接合的表面。
[0007] 優(yōu)選地，第一密封環(huán)結(jié)構(gòu)和第一導(dǎo)電部件由相同的材料形成。
[0008] 優(yōu)選地，第一密封環(huán)結(jié)構(gòu)沿著第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的外圍。
[0009] 優(yōu)選地，第一密封環(huán)結(jié)構(gòu)環(huán)繞第一半導(dǎo)體芯片。
[0010] 優(yōu)選地，該半導(dǎo)體器件還包括：延伸穿過多個(gè)第二介電層的第二密封環(huán)結(jié)構(gòu)，其 中，第一密封環(huán)結(jié)構(gòu)與第二密封環(huán)結(jié)構(gòu)直接接觸。
[0011] 優(yōu)選地，該半導(dǎo)體器件還包括：延伸穿過多個(gè)第一介電層的第三密封環(huán)結(jié)構(gòu)，其 中，第一密封環(huán)結(jié)構(gòu)與第三密封環(huán)結(jié)構(gòu)直接接觸。
[0012] 優(yōu)選地，第一導(dǎo)電部件將第一半導(dǎo)體芯片電連接至第二半導(dǎo)體芯片，并且第一密 封環(huán)結(jié)構(gòu)不電連接至任何有效器件。
[0013] 優(yōu)選地，第一導(dǎo)電部件從第一半導(dǎo)體芯片的第二表面延伸至多條第二導(dǎo)線中的一 條，并且第一密封環(huán)結(jié)構(gòu)從第一半導(dǎo)體芯片的第二表面延伸至第二半導(dǎo)體芯片。
[0014] 優(yōu)選地，第一半導(dǎo)體芯片是背照式傳感器，而第二半導(dǎo)體芯片是邏輯電路。
[0015] 根據(jù)本發(fā)明的另一方面，提供了一種形成半導(dǎo)體器件的方法，該方法包括：提供第 一芯片，該第一芯片具有襯底和多個(gè)介電層，多個(gè)介電層中形成有金屬化層；將第一芯片的 多個(gè)介電層的第一表面接合至第二芯片的一表面；形成從第一芯片延伸至第二芯片中的金 屬化層的第一導(dǎo)電部件；以及形成從第一芯片延伸至第二芯片的第一密封環(huán)結(jié)構(gòu)。
[0016] 優(yōu)選地，同時(shí)實(shí)施形成第一導(dǎo)電部件和形成第一密封環(huán)結(jié)構(gòu)。
[0017] 優(yōu)選地，形成第一密封環(huán)結(jié)構(gòu)還包括：形成從襯底的背面延伸穿過多個(gè)介電層直 至第二芯片的第一開口；以及在第一開口中形成導(dǎo)電材料。
[0018] 優(yōu)選地，形成第一導(dǎo)電部件還包括：形成從襯底的背面延伸穿過多個(gè)介電層直至 第二芯片中的金屬化層的第二開口，該第二開口與第一開口橫向間隔開；以及在第二開口 中形成導(dǎo)電材料。
[0019] 優(yōu)選地，該方法還包括：在第二芯片中形成第二密封環(huán)結(jié)構(gòu)，第一密封環(huán)結(jié)構(gòu)與第 二密封環(huán)結(jié)構(gòu)直接接觸。
[0020] 根據(jù)本發(fā)明的又一方面，提供了一種形成半導(dǎo)體器件的方法，該方法包括：提供第 一襯底，第一襯底具有一個(gè)或多個(gè)上覆的第一介電層和位于一個(gè)或多個(gè)第一介電層中的第 一導(dǎo)電互連件；提供第二襯底，第二襯底具有一個(gè)或多個(gè)上覆的第二介電層、位于一個(gè)或多 個(gè)第二介電層中的第二導(dǎo)電互連件以及位于一個(gè)或多個(gè)第二介電層中的第一密封環(huán)結(jié)構(gòu)； 將第一襯底接合至第二襯底，第一襯底接合至第二襯底使得第一介電層的最頂端的介電層 與第二介電層的最頂端的介電層接觸；以及形成延伸穿過第一介電層的最頂端的介電層和 第二介電層的最頂端的介電層的第二密封環(huán)結(jié)構(gòu)。
[0021] 優(yōu)選地，在將第一襯底接合至第二襯底的步驟之前，實(shí)施形成第二密封環(huán)結(jié)構(gòu)的 步驟。
[0022] 優(yōu)選地，形成第二密封環(huán)結(jié)構(gòu)還包括：形成延伸穿過一個(gè)或多個(gè)上覆的第一介電 層直至一個(gè)或多個(gè)第二介電層中的第一密封環(huán)結(jié)構(gòu)的第一開口；以及在第一開口中形成導(dǎo) 電材料。
[0023] 優(yōu)選地，該方法還包括形成將第一襯底連接至第二襯底的第一導(dǎo)電部件，包括：在 形成第一開口的同時(shí)，形成穿過一個(gè)或多個(gè)上覆的第一介電層直至一個(gè)或多個(gè)第二介電層 中的第二互連件的第二開口；和在第一開口中形成導(dǎo)電材料的同時(shí)，在第二開口中形成導(dǎo) 電材料。
[0024] 優(yōu)選地，第二密封環(huán)結(jié)構(gòu)沿著第一襯底和第二襯底的外圍。
【附圖說明】
[0025] 為了更充分地理解本實(shí)施例及其優(yōu)勢，現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參 考，其中：
[0026] 圖IA至圖IE示出了根據(jù)一個(gè)實(shí)施例的在制造密封環(huán)的中間階段的截面圖。
[0027] 圖2是根據(jù)一個(gè)實(shí)施例的密封環(huán)的平面圖。
[0028] 圖3示出了根據(jù)另一實(shí)施例的密封環(huán)的截面圖。
[0029] 圖4示出了根據(jù)另一實(shí)施例的密封環(huán)的截面圖。
[0030] 圖5示出了根據(jù)另一實(shí)施例的密封環(huán)的截面圖。
[0031] 圖6示出了根據(jù)另一實(shí)施例的密封環(huán)的截面圖。
[0032] 圖7示出了根據(jù)另一實(shí)施例的密封環(huán)的截面圖。
【具體實(shí)施方式】
[0033] 現(xiàn)在將詳細(xì)參考附圖中示出的實(shí)施例。在任何可能的情況下，附圖和說明書中相 同的參考標(biāo)號用于指代相同或相似的部件。在附圖中，為了清楚和方便，可以放大形狀和厚 度。該描述將特別針對形成根據(jù)本發(fā)明的方法和裝置的部分的元件或更直接地與根據(jù)本發(fā) 明的方法或裝置配合的元件。應(yīng)當(dāng)理解，未具體示出或描述的元件可以呈現(xiàn)本領(lǐng)域普通技 術(shù)人員熟知的各種形式。一旦受到本發(fā)明啟示，則多種替代和修改對本領(lǐng)域普通技術(shù)人員 將是顯而易見的。
[0034] 在整個(gè)說明書中，參照"一個(gè)實(shí)施例"或"一實(shí)施例"是指在至少一個(gè)實(shí)施例中包 括結(jié)合實(shí)施例所述的特定部件、結(jié)構(gòu)或特征。因此，在整個(gè)說明書的各個(gè)位置處出現(xiàn)的短語 "在一個(gè)實(shí)施例中"或"在一實(shí)施例中"不必都參照同一實(shí)施例。此外，在一個(gè)或多個(gè)實(shí)施例 中，可以以任何合適的方式組合特定的部件、結(jié)構(gòu)或特征。應(yīng)當(dāng)理解，沒有按照比例繪制以 下附圖；相反，這些附圖僅僅旨在用于說明的目的。
[0035] 將結(jié)合具體環(huán)境來描述實(shí)施例，即，用于堆疊式半導(dǎo)體器件的密封環(huán)結(jié)構(gòu)。然而， 其他實(shí)施例可以應(yīng)用于各種半導(dǎo)體器件。在下文中，將參照附圖來詳細(xì)解釋各個(gè)實(shí)施例。
[0036] 圖IA至圖IE示出了根據(jù)一個(gè)實(shí)施例的形成堆疊式半導(dǎo)體器件10中的密封環(huán)結(jié) 構(gòu)的各個(gè)中間步驟。首先參照圖1A，根據(jù)各個(gè)實(shí)施例，示出了接合工藝之前的第一晶圓100 和第二晶圓200。在一個(gè)實(shí)施例中，第一晶圓100包括其中形成有第一電路（共同通過第一 電路104示出）的第一襯底102。第一襯底102可以包括例如摻雜或非摻雜的塊狀硅或絕 緣體上半導(dǎo)體（SOI)襯底的有源層。通常地，SOI襯底包括在絕緣層上形成的諸如硅的半 導(dǎo)體材料層。絕緣層可以是例如埋氧（BOX)層或氧化硅層。在襯底上提供絕緣層，襯底通 常為硅或玻璃襯底。也可以使用諸如多層或梯度襯底的其他襯底。
[0037] 在第一襯底102上形成的第一電路104可以是適用于特定應(yīng)用的任何類型的電 路。在一個(gè)實(shí)施例中，電路包括在襯底上形成的電子器件，其中一個(gè)或多個(gè)介電層覆蓋電子 器件。在介電層之間可以形成金屬層以在電子器件之間傳輸電信號。還可以將電子器件形 成在一個(gè)或多個(gè)介電層中。
[0038] 例如，第一電路104可以包括各種N型金屬氧化物半導(dǎo)體（NMOS)和/或P型金屬 氧化物半導(dǎo)體（PMOS)器件，諸如，互連以實(shí)施一種或多種功能的晶體管、電容器、電阻器、 二極管、光電二極管或熔絲等。功能可以包括存儲器結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、功率 分布、輸入/輸出電路等。本領(lǐng)域普通技術(shù)人員將理解，提供的以上實(shí)例僅用于說明的目的 以進(jìn)一步解釋本發(fā)明的應(yīng)用但不