半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件及其制造技術(shù)，例如涉及應(yīng)用于包含結(jié)型場效應(yīng)晶體管(結(jié)型FET(Junct1n Field Effect Transistor))的半導(dǎo)體器件及其制造技術(shù)而有效的技術(shù)。
【背景技術(shù)】
[0002]在日本特開2010-147405號公報(專利文獻I)中，記載了在常關(guān)型的結(jié)型FET中，能夠兼顧耐壓的提高和導(dǎo)通電阻的降低的技術(shù)。具體而言，記載了如下技術(shù):在使用碳化硅作為襯底材料的結(jié)型FET中，在柵極區(qū)域與溝道形成區(qū)域之間的pn結(jié)附近導(dǎo)入如下雜質(zhì)，所述雜質(zhì)與導(dǎo)入柵極區(qū)域的雜質(zhì)為相反導(dǎo)電型，而與導(dǎo)入溝道形成區(qū)域的雜質(zhì)為相同導(dǎo)電型。
[0003]在先技術(shù)文獻
[0004]專利文獻
[0005]專利文獻1:日本特開2010-147405號公報

【發(fā)明內(nèi)容】

[0006]發(fā)明要解決的問題
[0007]例如，從謀求結(jié)型FET的性能提高的觀點來看，期望降低導(dǎo)通電阻，但在現(xiàn)有的結(jié)型FET中，從降低導(dǎo)通電阻的觀點來看，存在改善的余地。
[0008]從本說明書的描述和附圖可以清楚地看出本發(fā)明的其它問題和新穎特征。
[0009]解決問題的手段
[0010]在一實施方式中的半導(dǎo)體器件中，結(jié)型場效應(yīng)晶體管的柵極區(qū)域具有低濃度柵極區(qū)域和雜質(zhì)濃度比低濃度柵極區(qū)域高的高濃度柵極區(qū)域，且高濃度柵極區(qū)域內(nèi)包于低濃度柵極區(qū)域中。
[0011]另外，一實施方式中的半導(dǎo)體器件的制造方法包括在一對槽的底部之下形成一對柵極區(qū)域的工序，該工序具有:在一對槽的每一個的底部之下形成低濃度柵極區(qū)域的工序；以及在一對槽的每一個的底部之下的區(qū)域且比低濃度柵極區(qū)域的形成區(qū)域窄的區(qū)域形成高濃度柵極區(qū)域的工序。
[0012]發(fā)明的效果
[0013]根據(jù)一實施方式，能夠?qū)崿F(xiàn)結(jié)型FET的性能提高。
【附圖說明】
[0014]圖1是表示相關(guān)技術(shù)中的結(jié)型FET的示意性器件結(jié)構(gòu)的剖視圖。
[0015]圖2是表示實施方式I中的結(jié)型FET的結(jié)構(gòu)的剖視圖。
[0016]圖3是放大地表示實施方式I中的結(jié)型FET的示意圖。
[0017]圖4是表示實施方式I中的結(jié)型FET的截止狀態(tài)的圖。
[0018]圖5是表示實現(xiàn)截止特性的提高的結(jié)型FET的截止狀態(tài)的圖。
[0019]圖6是表示實施方式I中的半導(dǎo)體器件的制造工序的剖視圖。
[0020]圖7是表示接著圖6的半導(dǎo)體器件的制造工序的剖視圖。
[0021]圖8是表示接著圖7的半導(dǎo)體器件的制造工序的剖視圖。
[0022]圖9是表示接著圖8的半導(dǎo)體器件的制造工序的剖視圖。
[0023]圖10是表示接著圖9的半導(dǎo)體器件的制造工序的剖視圖。
[0024]圖11是表示接著圖10的半導(dǎo)體器件的制造工序的剖視圖。
[0025]圖12是表示接著圖11的半導(dǎo)體器件的制造工序的剖視圖。
[0026]圖13是表示接著圖12的半導(dǎo)體器件的制造工序的剖視圖。
[0027]圖14是表示接著圖13的半導(dǎo)體器件的制造工序的剖視圖。
[0028]圖15是表示接著圖14的半導(dǎo)體器件的制造工序的剖視圖。
[0029]圖16是表示接著圖15的半導(dǎo)體器件的制造工序的剖視圖。
[0030]圖17是表示接著圖16的半導(dǎo)體器件的制造工序的剖視圖。
[0031]圖18是表示實施方式2中的半導(dǎo)體器件的制造工序的剖視圖。
[0032]圖19是表示接著圖18的半導(dǎo)體器件的制造工序的剖視圖。
[0033]圖20是表示實施方式3中的半導(dǎo)體器件的制造工序的剖視圖。
[0034]圖21是表示接著圖20的半導(dǎo)體器件的制造工序的剖視圖。
[0035]圖22是表示實施方式4中的半導(dǎo)體器件的制造工序的剖視圖。
[0036]圖23是表示接著圖22的半導(dǎo)體器件的制造工序的剖視圖。
[0037]附圖標記的i兌明
[0038]IS半導(dǎo)體襯底
[0039]CH溝道區(qū)域
[0040]CNR反向摻雜區(qū)域
[0041]DE漏電極
[0042]DIT 槽
[0043]DPL耗盡層
[0044]EPI外延層
[0045]GPE柵極引出電極
[0046]GPR柵極引出區(qū)域
[0047]GR柵極區(qū)域
[0048]GUR保護環(huán)
[0049]HGPR高濃度柵極引出區(qū)域
[0050]HGR高濃度柵極區(qū)域
[0051]HMl硬掩模膜
[0052]HM2硬掩模膜
[0053]HM3硬掩模膜
[0054]HM4硬掩模膜
[0055]HM5硬掩模膜
[0056]IFl絕緣膜
[0057]IF2絕緣膜
[0058]IL層間絕緣膜
[0059]LGPR低濃度柵極引出區(qū)域
[0060]LGR低濃度柵極區(qū)域
[0061]OS偏移隔離層
[0062]PAS表面保護膜
[0063]SE源電極
[0064]SL硅化物層
[0065]SR源極區(qū)域
[0066]Sff側(cè)壁隔離層
[0067]WL 阱
【具體實施方式】
[0068]在以下實施方式中，為了方便起見，在需要時，分割為多個部分或?qū)嵤┓绞絹磉M行說明，除了特別明示的情況，這些內(nèi)容并不是無關(guān)的，而是一方為另一方的一部分或全部變形例、詳細說明、補充說明等關(guān)系。
[0069]另外，在以下實施方式中，在提及元件的數(shù)量等(包含個數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況以及原理上明顯限定于特定數(shù)量的情況等，并不限定于該特定的數(shù)量，也可以是特定的數(shù)量以上或以下。
[0070]并且，不言而喻的是，在以下實施方式中，除了特別明示的情況以及一般認為原理上明顯必要的情況等，其結(jié)構(gòu)要素(也包含元件、步驟等)不是必要的。
[0071]同樣地，在以下實施方式中，在提及結(jié)構(gòu)要素等的形狀、位置關(guān)系等時，除了特別明示的情況以及一般認為原理上明顯并非如此的情況等，包含實際上近似或類似于該形狀等情況。上述數(shù)值以及范圍也同樣如此。
[0072]另外，在用于說明實施方式的全部附圖中，相同的部件原則上標注相同的附圖標記，并省略其重復(fù)的說明。此外，為了容易理解附圖，有時即使是俯視圖也附加剖面線。
[0073](實施方式I)
[0074]〈相關(guān)技術(shù)的說明〉
[0075]在作為功率半導(dǎo)體元件的一種的功率MOSFET的領(lǐng)域中，使用了硅襯底(Si襯底)的Si功率MOSFET為主流。但是，使用了碳化硅襯底(SiC襯底)的SiC功率MOSFET與Si功率MOSFET相比，具有能夠高耐壓化和低損耗化的優(yōu)點。其原因在于:由于碳化硅與硅相比帶隙較大，絕緣破壞耐壓變大，結(jié)果，即使外延層(漂移層)變薄，也能夠確保耐壓。也就是說，SiC功率MOSFET具有如下優(yōu)點:即使外延層變薄也能夠確保絕緣破壞耐壓，并且由于外延層變薄，能夠降低SiC功率MOSFET的導(dǎo)通電阻。因此，例如，在省電或環(huán)保型的變換器(inverter)技術(shù)的領(lǐng)域中，SiC功率MOSFET引人關(guān)注。
[0076]但是，已知的是，在SiC功率MOSFET中，由于難以形成良好的柵極絕緣膜，從提高可靠性的觀點來看存在改善的余地。因此，作為SiC功率M0SFET，不使用柵極絕緣膜的結(jié)型FET引人關(guān)注。以下，將說明該結(jié)型FET的一結(jié)構(gòu)例。
[0077]圖1是表示相關(guān)技術(shù)中的結(jié)型FET的示意性器件結(jié)構(gòu)的剖視圖。在圖1中，相關(guān)技術(shù)中的結(jié)型FET例如具有向碳化娃導(dǎo)入氮(N)所代表的η型雜質(zhì)而成的外延層EPI,在該外延層EPI的表面上形成有源極區(qū)域SR。該源極區(qū)域SR也由向碳化硅導(dǎo)入氮而成的η型半導(dǎo)體區(qū)域形成。而且，源極區(qū)域SR的下層成為溝道區(qū)域CH，且在夾持源極區(qū)域SR的外延層EPI的表面上形成有一對槽DIT。并且，在一對槽DIT的每一個的底面下形成有柵極區(qū)域GR。因此，在相關(guān)技術(shù)中的結(jié)型FET中，以夾持溝道區(qū)域CH的方式形成有一對柵極區(qū)域GR0
[0078]該柵極區(qū)域GR由雜質(zhì)濃度低的低濃度柵極區(qū)域LGR和雜質(zhì)濃度比該低濃度柵極區(qū)域LGR高的高濃度柵極區(qū)域HGR形成，在低濃度柵極區(qū)域LGR上配置有高濃度柵極區(qū)域HGR0而且，在相關(guān)技術(shù)中的結(jié)型FET中，低濃度柵極區(qū)域LGR與高濃度柵極區(qū)域HGR這兩個區(qū)域與溝道區(qū)域CH直接接觸。
[0079]低濃度柵極區(qū)域LGR由向碳化硅導(dǎo)入了鋁(Al)所代表的P型雜質(zhì)而成的P型半導(dǎo)體區(qū)域形成，高濃度柵極區(qū)域HGR也由向碳化硅導(dǎo)入了 P型雜質(zhì)而成的P型半導(dǎo)體區(qū)域形成。在這里，高濃度柵極區(qū)域HGR例如為了在與形成于柵極區(qū)域GR的表面上的硅化物層(未圖示)之間得到良好的歐姆接觸而形成。
[0080]相關(guān)技術(shù)中的結(jié)型FET按上述方式構(gòu)成，以下將簡單地說明其工作。在圖1中，在使結(jié)型FET導(dǎo)通工作時，源極區(qū)域SR與柵極區(qū)域GR之間的電位差成為0V。該情況下，由于從形成于溝道區(qū)域CH與柵極區(qū)域GR的邊界區(qū)域的ρη結(jié)開始的耗盡層DPL的延伸較小，溝道區(qū)域CH的大部分區(qū)域不耗盡。由此，當在夾持溝道區(qū)域CH的源極區(qū)域SR