半導體裝置的制造方法
【技術領域】
[0001] 本發(fā)明涉及一種用于形成大于或等于600V的高耐壓功率模塊的半導體裝置。
【背景技術】
[0002] 在電力用半導體裝置中，在形成有晶體管的激活區(qū)域的周圍配置有終端區(qū)域。為 了提高耐壓，提出了在終端區(qū)域設置彼此分離的多個P型環(huán)層、彼此連接的1個或者多個P 型層的技術（例如，參照專利文獻1)。
[0003] 專利文獻1:日本特表2001-522145號公報

【發(fā)明內容】

[0004] 但是，為了提高耐壓，需要增加P型環(huán)層的數(shù)量，因此，會使芯片面積變大。另外， 由于最外周的P型環(huán)層的曲率較高，因此，會產(chǎn)生強電場而限制耐壓的上限，降低斷開切斷 (turn_offbreaking)能力。
[0005] 在終端區(qū)域設置P型層的情況下，P型層的劑量的容許范圍較窄，因此，難以進行 工藝控制，不良率較高。如果超出容許范圍，則會在P型層的激活區(qū)域側或者外側的端部產(chǎn) 生強電場而限制耐壓的上限。另外，在形成多個P型層的情況下，需要多個照片制版和離子 注入工序，會使制造工藝變復雜，提高產(chǎn)品的成本。
[0006] 本發(fā)明就是為了解決上述的課題而提出的，其目的在于得到一種半導體裝置，該 半導體裝置能夠在不損害電氣特性的狀態(tài)下使芯片面積縮小，提高斷開切斷能力，擴大P 型劑量的容許范圍，通過簡單的制造工藝進行制造。
[0007] 本發(fā)明所涉及的半導體裝置具有大于或等于目標耐壓的耐壓，在硅襯底設置形 成有晶體管的激活區(qū)域、和配置在所述激活區(qū)域的周圍的終端區(qū)域，該半導體裝置的特征 在于，所述終端區(qū)域具有環(huán)狀區(qū)域，在所述環(huán)狀區(qū)域，周期性地并排設置環(huán)狀的多個P型環(huán) 層，所述環(huán)狀區(qū)域被分為分別包含所述多個P型環(huán)層的多個單元，各單元的寬度是固定的， 將所述環(huán)狀區(qū)域內的P型雜質總數(shù)設為N、所述目標耐壓設為BV[V]、各單元的寬度設為 SandL[ym]、所述多個單元的數(shù)量設為num，并滿足下述關系，
[0008]N彡（MXBV)Y、M=IO4~105、y= 0? 55 ~1. 95
[0009]SandLXnumXEcri^ 2XaXBV
[0010] Ecri = 2. 0~3. OX IO5 [V/cm]、a = IO0~10 1
[0011] 所述多個單元的所述P型環(huán)層的寬度朝向所述終端區(qū)域的外側線性地變小。
[0012] 發(fā)明的效果
[0013] 通過本發(fā)明，能夠在不損害電氣特性的狀態(tài)下使芯片面積縮小，提高斷開切斷能 力，擴大P型劑量的容許范圍，通過簡單的制造工藝進行制造。
【附圖說明】
[0014] 圖1是表示本發(fā)明的實施方式1所涉及的半導體裝置的俯視圖。
[0015] 圖2是沿圖1的I-II線的剖面圖。
[0016]圖3是表示修正系數(shù)Y、M的二維模擬所用模型的圖。
[0017]圖4是表示由二維模擬計算出的雜質總數(shù)與耐壓的關系的圖。
[0018]圖5是表示在滿足條件2、3的情況下的耐壓^^@與P型雜質總數(shù)N的關系的圖。
[0019]圖6是表示修正系數(shù)a的二維模擬所用模型的圖。
[0020] 圖7是表示修正系數(shù)a的二維模擬所用模型的圖。
[0021]圖8是表示在滿足條件1、3的情況下的耐壓BVce^SandLXnum的關系的圖。
[0022] 圖9是表示在滿足條件1、2的情況下的耐壓8^與變化量0的關系的圖。
[0023] 圖10是表示4500V級別的IGBT的終端區(qū)域的表面（圖2的I-II)的電場分布的 圖。
[0024] 圖11是表示對比例1所涉及的半導體裝置的剖面圖。
[0025] 圖12是表示對比例2所涉及的半導體裝置的剖面圖。
[0026] 圖13是表示對比例3所涉及的半導體裝置的剖面圖。
[0027] 圖14是表示在耐壓特性的評價實驗中使用的評價電路圖的圖。
[0028] 圖15是表示耐壓漏電流特性的評價結果的圖。
[0029]圖16是表示在模擬內部解析中施加相同電壓的情況下（@VCE= 4500V)，在終端區(qū) 域的表面（圖2的I-II)處的電場分布的圖。
[0030] 圖17是表不耐壓與P型劑量偏差的關系的圖。
[0031] 圖18是表示在斷開特性的評價實驗中使用的評價電路的圖。
[0032] 圖19是表示斷開特性的評價結果的圖。
[0033] 圖20是表示斷開切斷能力（Jc(break))與Vcc的關系的圖。
[0034] 圖21是表示本發(fā)明的實施方式2所涉及的半導體裝置的俯視圖以及剖面圖。
[0035] 圖22是表示本發(fā)明的實施方式3所涉及的半導體裝置的俯視圖以及剖面圖。
[0036] 圖23是表示本發(fā)明的實施方式4所涉及的半導體裝置的剖面圖。
[0037] 圖24是表示本發(fā)明的實施方式5所涉及的半導體裝置的俯視圖以及剖面圖。
[0038] 圖25是表示本發(fā)明的實施方式6所涉及的半導體裝置的俯視圖以及剖面圖。
[0039] 圖26是表示本發(fā)明的實施方式7所涉及的半導體裝置的剖面圖。
[0040] 圖27是表示本發(fā)明的實施方式7所涉及的半導體裝置的變形例的剖面圖。
[0041] 圖28是表示本發(fā)明的實施方式8所涉及的半導體裝置的剖面圖。
[0042] 圖29是表示本發(fā)明的實施方式9所涉及的半導體裝置的剖面圖。
[0043] 圖30是表示本發(fā)明的實施方式10所涉及的半導體裝置的剖面圖。
[0044] 圖31是表示本發(fā)明的實施方式11所涉及的半導體裝置的俯視圖以及剖面圖。
[0045] 圖32是表示本發(fā)明的實施方式12所涉及的半導體裝置的俯視圖以及剖面圖。
【具體實施方式】
[0046] 參照附圖，對本發(fā)明的實施方式所涉及的半導體裝置進行說明。有時對相同或者 相對應的結構要素標注相同的標號，并省略重復的說明。
[0047] 實施方式1.
[0048] 圖1是表示本發(fā)明的實施方式1所涉及的半導體裝置的俯視圖。在硅襯底設置有 形成有晶體管的激活區(qū)域、配置在激活區(qū)域的周圍的終端區(qū)域、以及配置在兩者之間的主PN結區(qū)域。當晶體管ON時，在激活區(qū)域流過主電流，但在終端區(qū)域不流過主電流。當晶體 管OFF時，通過施加偏置，在終端區(qū)域使耗盡層在器件橫向上延伸，保持耐壓。由此，半導體 裝置具有大于或等于目標耐壓的耐壓。
[0049] 圖2是沿圖1的I-II線的剖面圖。在激活區(qū)域中，在，型漂移層1上依次設置 有N型層2和P型發(fā)射極層3。以貫穿N型層2以及型P型發(fā)射極層3的方式設置有多個 溝槽柵極4。在多個溝槽柵極4之間，在P型發(fā)射極層3的一部分中設置有P+型接觸層5。 硅襯底上的發(fā)射極電極6與P+型接觸層5連接。通過層間絕緣膜7,將發(fā)射極電極6與溝 槽柵極4絕緣。在f型漂移層1的下側依次設置有N型層8和P型集電極層9。P型集電 極層9與集電極電極10連接。這些結構構成晶體管即IGBT。
[0050] 在主PN結區(qū)域中，在f型漂移層1上設置有P型層11。終端區(qū)域具有環(huán)狀區(qū)域 LNFLR(Linearly_NarrowedFieldLimitRing)。在環(huán)狀區(qū)域LNFLR，在N-型漂移層 1 上周 期性地并排設置有環(huán)狀的多個P型環(huán)層12a~12f。在其外周側設置有溝道截斷區(qū)域。在 溝道截斷區(qū)域，在f型漂移層1上設置有N型層13。N型層13與電極14連接。在主PN結 區(qū)域和終端區(qū)域的頂面?zhèn)雀采w有絕緣膜15、16。
[0051] 此外，主PN結區(qū)域與激活區(qū)域的邊界部是激活區(qū)域的最外周的P+型接觸層5的主 PN結區(qū)域側的端部。主PN結區(qū)域與終端區(qū)域的邊界部是P型層11的終端區(qū)域側的端部。
[0052] 環(huán)狀區(qū)域LNFLR被分為分別包含多個P型環(huán)層12a~12f中的1個P型環(huán)層的多 個單元，各單元的寬度SandL是固定的。將環(huán)狀區(qū)域LNFLR內的離子化的P型雜質總數(shù)設 為N、目標耐壓設為BV[V]、各單元的寬度設為SandL[ym]、多個單元的數(shù)量設為num，并滿 足下述條件。
[0053] N彡（MXBV)Y、M=IO4~105、y= 0? 55 ~1. 95(條件 1)
[0054]Sand