三維半導體器件的制作方法
【技術領域】
[0001]本發(fā)明構思涉及半導體器件以及制造半導體器件的方法。具體地，本發(fā)明構思涉及三維(3D)半導體器件以及制造3D半導體器件的方法。
【背景技術】
[0002]需要更高度集成的半導體器件來滿足消費者對于提供優(yōu)良性能而又相對便宜的電子產品的需求。這對于半導體存儲器件是尤其正確的。在典型的二維或平面半導體存儲器件的情形下，器件的集成(密度)主要相應于被該器件的單位存儲單元所占據的面積。因此，二維或平面半導體存儲器件能夠被集成的程度極大地取決于在器件制造工藝中能夠通過圖案化技術形成的圖案的精細水平。然而，可以在增大二維或平面半導體器件的集成度時實現的成本節(jié)約被與形成極精細圖案所需的處理設備相關的昂貴費用抵消。為了克服這樣的缺點，近來已經提出了具有三維布置的存儲單元的三維半導體存儲器件。

【發(fā)明內容】

[0003]根據本發(fā)明構思的方面，提供一種三維(3D)半導體器件，其包括在垂直方向上彼此間隔開的導電層的疊層，該疊層在連接區(qū)域中具有階梯狀部分，導電層的端部分別構成階梯狀部分的梯面(tread)。3D半導體器件還包括設置在導電層的各端部上并在其上突起的緩沖圖案、設置在該疊層上方并包括導線的互連結構、以及在導線與緩沖圖案之間垂直地延伸并經由緩沖圖案電連接到疊層的導電層的接觸插塞。
[0004]該3D半導體器件還可以包括插設在疊層的導電層之間的絕緣層，至少一個緩沖圖案可以在絕緣層的上表面上方突起，該絕緣層位于其上設置有所述至少一個緩沖圖案的各導電層上。
[0005]每個緩沖圖案可以包括位于各導電層的端部上的下緩沖圖案以及位于下緩沖圖案上的上緩沖圖案，上緩沖圖案可以穿過下緩沖圖案以接觸各導電層，上緩沖圖案可以以一深度延伸到各導電層中。
[0006]每個緩沖圖案還可以包括沿著階梯狀部分的與各導電層的端部相鄰的豎面(riser)并位于下緩沖圖案的第一表面部分上的絕緣側壁，上緩沖圖案可以位于下緩沖圖案的鄰近絕緣側壁的第二表面部分上。
[0007]每個下緩沖圖案的厚度可以在每個絕緣層的厚度的0.1倍和0.8倍之間(包括兩個端值)。
[0008]緩沖圖案的至少一部分可以以圓柱或平行六面體的形狀在導電層的各端部上方豎直地延伸。
[0009]根據本發(fā)明構思的另一方面，提供一種3D半導體器件，該3D半導體器件包括在垂直方向上彼此間隔開的導電層的疊層，該疊層在連接區(qū)域中具有階梯狀部分并且導電層的端部分別構成階梯狀部分的梯面(tread)。3D半導體器件還包括在導電層的各端部上方向上延伸的接觸孔、位于各接觸孔內的緩沖圖案、設置在該疊層上方并包括導線的互連結構、以及在導線與緩沖圖案之間垂直地延伸并經由緩沖圖案電連接到疊層的導電層的接觸插塞。
[0010]所述緩沖圖案可以是上緩沖圖案，3D半導體器件還可以包括位于導電層的各端部上的下緩沖圖案。接觸孔可以延伸穿過各下緩沖圖案，上緩沖圖案可以穿過接觸孔內的各下緩沖圖案以接觸導電層的各端部。接觸孔還可以延伸到各導電層內一深度，上緩沖圖案可以穿過接觸孔內的各導電層所述一深度。
[0011]接觸孔可以是圓筒形，接觸孔的高寬比可以在0.7和1.3之間，并包括兩個端值。
[0012]根據本發(fā)明構思的另一方面，提供一種3D半導體器件，該3D半導體器件包括在垂直方向上彼此間隔開的導電層的疊層，其中該疊層在器件的連接區(qū)域中具有階梯狀部分，導電層的端部分別構成階梯狀部分的梯面(tread)。3D半導體器件還包括由設置在導電層的各端部上的外延材料制成的緩沖圖案、設置在該疊層之上并包括導線的互連結構、以及在導線與緩沖圖案之間垂直地延伸并經由緩沖圖案電連接到疊層的導電層的接觸插塞。
[0013]外延材料可以用雜質摻雜。
[0014]3D半導體器件還可以包括插設在該疊層的導電層之間的絕緣層。此外，每個緩沖圖案可以包括由位于各導電層的端部上的外延材料制成的下緩沖圖案以及由位于下緩沖圖案上的外延材料制成的上緩沖圖案。每個下緩沖圖案的厚度可以小于每個絕緣層的厚度。
[0015]根據本發(fā)明構思的另一方面，提供一種3D半導體器件，該3D半導體器件包括在垂直方向上彼此間隔開的導電層的疊層，該疊層在連接區(qū)域中具有階梯狀部分，導電層的端部分別構成階梯狀部分的梯面(tread)。3D半導體器件還包括設置在導電層的各端部上的緩沖圖案、設置在該疊層上方并包括導線的互連結構、以及在導線與緩沖圖案之間垂直地延伸并經由緩沖圖案電連接到疊層的導電層的接觸插塞。緩沖圖案當中的第一緩沖圖案的高度從第一緩沖圖案的底表面延伸至連接到第一緩沖圖案的接觸插塞的底表面，緩沖圖案當中的第二緩沖圖案的高度從第二緩沖圖案的底表面延伸至連接到第二緩沖圖案的接觸插塞的底表面，其中第一緩沖圖案的高度小于第二緩沖圖案的高度，第一緩沖圖案相對于第二緩沖圖案位于階梯形部分上。
[0016]對于階梯狀部分的至少一段(segment)，緩沖圖案的各高度可以在向下方向上連續(xù)增大。階梯狀部分可以包括多段，其中相鄰段的相鄰緩沖圖案的各高度在階梯狀部分的向下方向上減小，并且其中緩沖圖案的各高度在階梯狀部分的每段內在向下方向上連續(xù)增大。
[0017]3D半導體存儲器件還可以包括插設在該疊層的導電層之間的絕緣層。此外，每個緩沖圖案可以包括位于各導電層的端部上的下緩沖圖案以及位于下緩沖圖案上的上緩沖圖案。每個下緩沖圖案的厚度可以小于每個絕緣層的厚度。
[0018]緩沖圖案的至少一部分可以以圓柱或平行六面體的形狀在導電層的各端部上豎直地延伸。
[0019]緩沖圖案可以是雜質摻雜的外延層。
[0020]根據本發(fā)明構思的另一方面，提供一種制造3D半導體器件的方法，該方法包括:在基板上交替地形成第一和第二層以制造其中第二層彼此垂直地隔開的疊層；圖案化該疊層以暴露每個第二層在連接區(qū)域中的端部，其中該圖案化在連接區(qū)域中產生疊層的階梯狀部分，在連接區(qū)域中第二層的各端部構成階梯狀部分的梯面(tread);形成在第二層的各端部上且在其上突起的緩沖圖案；在各緩沖圖案上形成接觸插塞；以及在疊層上形成互連結構，其中互連結構包括電連接到接觸插塞的導線。
[0021 ] 第一層可以是絕緣層，第二層可以包括硅。
[0022]形成緩沖圖案可以包括分別用下緩沖圖案覆蓋第二層的端部，下緩沖圖案可以被外延地形成。
[0023]形成緩沖圖案可以包括:在疊層上(包括在其階梯狀部分上)共形地形成第一上絕緣層；在第一上絕緣層中形成分別與第二層的端部對準的開口 ；以及分別在開口中形成豎直的緩沖圖案。豎直的緩沖圖案可以被外延地形成。
[0024]形成緩沖圖案可以包括:分別在階梯狀結構的豎面(riser)部分上形成間隔物圖案；以及隨后在間隔物圖案設置在豎面部分上時在第二層的端部上形成豎直的緩沖圖案。豎直的緩沖圖案可以被外延地形成。
[0025]形成緩沖圖案可以包括:分別用下緩沖圖案覆蓋導電層的端部；隨后在導電層的端部上形成豎直的緩沖圖案，其每個在形成于導電層的相同端部上的下緩沖圖案上方突起。形成豎直的緩沖圖案可以包括:在疊層上(包括在其階梯狀部分上)以及在下緩沖圖案上共形地形成第一上絕緣層；在第一上絕緣層中形成分別與導電層的端部對準的單元緩沖開口 ；以及分別在單元緩沖開口中形成豎直的緩沖圖案。
[0026]形成緩沖圖案可以包括:在已經形成下緩沖圖案之后，分別在階梯狀結構的豎面(riser)部分上形成間隔物圖案；以及隨后在間隔物圖案設置在階梯狀部分的豎面部分上時，分別在導電層的端部上形成豎直的緩沖圖案。
[0027]該方法還可以包括置換工藝，在該置換工藝中第二層的全部或部分用導電層替換，置換工藝可以在形成接觸插塞之前進行。
【附圖說明】
[0028]示例實施例將從以下結合附圖進行的簡要描述而被更清楚地理解。附圖表示如這里所述的非限制性的示例實施例。
[0029]圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8和圖9每個是三維半導體器件在其制造過程中的透視圖，并一起示出根據本發(fā)明構思的制造三維半導體器件的方法的一個實施例。
[0030]圖10、圖11和圖12是示出在圖1-圖9的實施例中形成下和上緩沖圖案的技術的截面圖。
[0031]圖13和圖14是示出根據本發(fā)明構思的在制造三維半導體器件的方法的另一實施例中形成上緩沖圖案的技術的截面圖。
[0032]圖15、圖16和圖17是在根據本發(fā)明構思的三維半導體器件中上緩沖圖案的形狀和布局的相應不例的平面圖。
[0033]圖18、圖19和圖20分別是具有圖15、圖16和圖17中示出的緩沖圖案的三維半導體器件的透視圖。
[0034]圖21是示出根據本發(fā)明構思的三維半導體器件的另一實施例的透視圖。
[0035]圖22、圖23、圖24、圖25和圖26是示出根據本發(fā)明構思的在制造三維半導體器件的實施例中的置換工藝的一示例的截面圖。
[0036]圖27是在沿圖26的線Ι_Γ的水平電極中的硅原子的水平