半導體裝置的制造方法
【專利說明】半導體裝置
[0001][相關申請案]
[0002]本申請案享受以日本專利申請案2014-50090號(申請日:2014年3月13日)為基礎申請案的優(yōu)先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。
技術領域
[0003]本發(fā)明的實施方式涉及一種半導體裝置。
【背景技術】
[0004]作為600V以上的耐壓功率裝置，廣泛地使用IGBT(Insulated Gate BipolarTransistor,絕緣柵雙極性晶體管)。IGBT雖然設計為在沿著順方向以穩(wěn)定狀態(tài)通電電流的情況下電流不會飽和而引發(fā)鎖定效應，但在斷開時電流集中的情況下，有因電流集中而引發(fā)鎖定效應從而引起破壞的可能性。尤其，為了縮小晶片的大小而實現(xiàn)小型化，必須使電流密度增大，該情況下，避免斷開時的破壞現(xiàn)象變得重要。

【發(fā)明內容】

[0005]本發(fā)明提供一種能夠提高破壞耐量的半導體裝置。
[0006]實施方式的半導體裝置包括:第一電極；第二電極；第二導電型的第一半導體區(qū)域，其設置在所述第一電極與所述第二電極之間；第一導電型的第二半導體區(qū)域，其設置在所述第一半導體區(qū)域與所述第二電極之間；第二導電型的第三半導體區(qū)域，其設置在所述第二半導體區(qū)域與所述第二電極之間；第一導電型的第四半導體區(qū)域及第一導電型的第五半導體區(qū)域，其等設置在所述第三半導體區(qū)域與所述第二電極之間，沿著與從所述第一電極朝向所述第二電極的第一方向交叉的第二方向排列，并且所述第五半導體區(qū)域的雜質濃度低于所述第四半導體區(qū)域；以及第三電極，其隔著絕緣膜設置在所述第二半導體區(qū)域、所述第三半導體區(qū)域、所述第四半導體區(qū)域、及所述第五半導體區(qū)域。
【附圖說明】
[0007]圖1是表示第一實施方式的半導體裝置的示意性立體圖。
[0008]圖2(a)?圖2(c)是表示第一實施方式的半導體裝置的示意性剖視圖。
[0009]圖3是表示第一實施方式的半導體裝置的發(fā)射極區(qū)域40L及基底區(qū)域30間的雜質濃度分布的示意圖。
[0010]圖4(a)及圖4(b)是表示參考例的半導體裝置的動作的一例的示意性剖視圖。
[0011]圖5(a)及圖5(b)是表示第一實施方式的半導體裝置的動作的一例的示意性剖視圖。
[0012]圖6是表示第二實施方式的半導體裝置的示意性立體圖。
[0013]圖7是表示第三實施方式的半導體裝置的示意性立體圖。
[0014]圖8是表示第三實施方式的半導體裝置的動作的一例的示意性剖視圖。
[0015]圖9是表示第四實施方式的半導體裝置的示意性剖視圖。
[0016]圖10是表示第五實施方式的半導體裝置的示意性剖視圖。
【具體實施方式】
[0017]下面，一邊參照附圖，一邊對實施方式進行說明。在下面的說明中，對相同的部件標附相同的符號，對已說明過一次的部件等適當?shù)厥÷哉f明。
[0018](第一實施方式)
[0019]圖1是表示第一實施方式的半導體裝置的示意性立體圖。
[0020]圖2(a)?圖2(c)是表示第一實施方式的半導體裝置的示意性剖視圖。
[0021]此處，圖2(a)中，表示沿著圖1的A-A'線將半導體裝置I沿著Z方向切斷后的切斷面。圖2(b)中，表示沿著圖1的B-B'線將半導體裝置I沿著Z方向切斷后的切斷面。圖2(c)中，表示沿著圖1的C-C'線將半導體裝置I沿著Z方向切斷后的切斷面。另外，圖1中，未表不圖2(a)?圖2(c)中所不的發(fā)射電極11。
[0022]半導體裝置I 為上下電極構造的 IGBT (Insulated Gate Bipolar Transistor)。半導體裝置I包括集電極10(第一電極)以及發(fā)射電極11 (第二電極)。在集電極10與發(fā)射電極11之間，設置著P+型的集電極區(qū)域20 (第一半導體區(qū)域)。集電極區(qū)域20與集電極10歐姆接觸。
[0023]在集電極區(qū)域20與發(fā)射電極11之間，設置著n_型的基底區(qū)域21 (第二半導體區(qū)域)。
[0024]在基底區(qū)域21與發(fā)射電極11之間，設置著P型的基底區(qū)域30(第三半導體區(qū)域)?；讌^(qū)域30與發(fā)射電極11歐姆接觸。
[0025]在基底區(qū)域30與發(fā)射電極11之間，設置著n+型的發(fā)射極區(qū)域40H(第四半導體區(qū)域)以及η型的發(fā)射極區(qū)域40L(第五半導體區(qū)域)。發(fā)射極區(qū)域40Η與發(fā)射電極11歐姆接觸。發(fā)射極區(qū)域40L與發(fā)射電極11歐姆接觸或者蕭特基接觸。發(fā)射極區(qū)域40L與發(fā)射極區(qū)域40Η鄰接。
[0026]發(fā)射極區(qū)域40L的雜質濃度低于發(fā)射極區(qū)域40Η的雜質濃度。也就是說，半導體裝置I的發(fā)射極區(qū)域具有雜質(摻雜劑)為高濃度的發(fā)射極區(qū)域40Η、以及雜質(摻雜劑)為低濃度的發(fā)射極區(qū)域40L。
[0027]發(fā)射極區(qū)域40Η及發(fā)射極區(qū)域40L沿著與從集電極10朝向發(fā)射電極11的Z方向(第一方向)交叉的X方向(第二方向)排列。而且，在X方向上，發(fā)射極區(qū)域40Η的寬度比發(fā)射極區(qū)域40L的寬度窄。而且，X方向上的發(fā)射極區(qū)域40L的寬度比發(fā)射極區(qū)域40Η的η型雜質因晶片工藝中的加熱處理而在半導體中擴散的長度寬。
[0028]例如，在X方向上，發(fā)射極區(qū)域40L的寬度為I?5μπι，發(fā)射極區(qū)域40Η的寬度為0.1 ?I μ m0
[0029]而且，在將與電極接觸一面的半導體中所含的雜質濃度設為表面雜質濃度的情況下，集電極區(qū)域20的表面雜質濃度大于3 X 117CnT3 (atoms/cm3),例如為IX 118CnT3以上。基底區(qū)域21的雜質濃度例如為IX 115cnT3以下，可根據(jù)元件的耐壓設計而設定為任意的雜質濃度?；讌^(qū)域30的表面雜質濃度例如為IXlO17cnT3以上。發(fā)射極區(qū)域40H的表面雜質濃度理想為5X1018cm_3以上。發(fā)射極區(qū)域40L的表面雜質濃度理想為lX1018cm_3以下。這些濃度既可以設定為隨著朝向電極而變高，而且，也可以在膜厚的中間具有最大值。為了產(chǎn)生本實施方式的效果，尤其有效的是發(fā)射極區(qū)域40H的最大雜質濃度為5X 118CnT3以上，發(fā)射極區(qū)域40L的最大雜質濃度為IXlO18cnT3以下。原因是通過濃度差來實現(xiàn)所述電位差的效果。而且，該關系不依賴于元件的耐壓及其他設計項目。原因是無論元件的耐壓如何，所述電位差的效果均相同。
[0030]柵極電極50 (第三電極)隔著柵極絕緣膜51與基底區(qū)域21、基底區(qū)域30、發(fā)射極區(qū)域40H、及發(fā)射極區(qū)域40L接觸。柵極電極50及柵極絕緣膜51沿著X方向延伸。發(fā)射極區(qū)域40H及發(fā)射極區(qū)域40L沿著與X方向及Z方向交叉的Y方向延伸。也就是說，柵極電極50與發(fā)射極區(qū)域40H及發(fā)射極區(qū)域40L正交。
[0031]集電極區(qū)域20、基底區(qū)域21、基底區(qū)域30、發(fā)射極區(qū)域40H、40L各自的主要成分例如為硅(Si)。n+型、η型、n_型等導電型(第一導電型)的雜質例如應用磷(P)、砷(As)等。P+型、P型等導電型(第二導電型)的雜質例如應用硼⑶等。而且，集電極區(qū)域20、基底區(qū)域21、基底區(qū)域30、發(fā)射極區(qū)域40H、40L各自的主要成分除硅(Si)外，還可以為硅碳化物(SiC)、氮化鎵(GaN)等。
[0032]而且，實施方式中，只要未特別說明，則以n+型、η型、η—型的順序表示η型雜質的濃度降低。而且，以P+型、P型的順序表示P型雜質的濃度降低。而且，在半導體裝置I中，即便置換P與η的導電型，也可以獲得同樣的效果。
[0033]而且，只要未特別說明，則所謂η+型半導體區(qū)域的雜質濃度高于η型半導體區(qū)域的雜質濃度，η+型半導體區(qū)域的與電極接觸一面的η+型半導體區(qū)域的雜質濃度高于η型半導體區(qū)域的雜質濃度的情況也包含在實施方式中。而且，所謂P+型半導體區(qū)域的雜質濃度高于P型半導體區(qū)域的雜質濃度，P+型半導體區(qū)域的與電極接觸一面的P+型半導體區(qū)域的雜質濃度高于P型半導體區(qū)域的與電極接觸一面的P型半導體區(qū)域的雜質濃度的情況也包含在實施方式中。
[0034]集電極10的材料及發(fā)射電極11的材料例如為包含選自鋁(Al)、鈦(Ti)、鎳(Ni)、鎢(W)、金(Au)等的群中的至少一種的金屬。柵極電極50的材料例如包含多晶硅。而且，絕緣膜