半導(dǎo)體集成電路器件及其制作方法
【專利說明】半導(dǎo)體集成電路器件及其制作方法
[0001]相關(guān)申請的交叉引用
[0002]包括說明書、附圖和摘要的于2014年3月19日提交的日本專利申請N0.2014-056185的公開的全部內(nèi)容以引用方式并入本文中。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體集成電路器件及該裝置的制造方法，涉及例如具有金屬絕緣體金屬(MM)結(jié)構(gòu)的電容元件(電容器)的DRAM或上面合并了具有MM結(jié)構(gòu)的電容器的DRAM和邏輯電路的嵌入式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(eDRAM)。
【背景技術(shù)】
[0004]例如，eDRAM中的DRAM具有例如:多條字線，其在半導(dǎo)體襯底的主表面的第一方向上延伸；多條位線，其向著與第一方向交叉的第二方向延伸；多個(gè)DRAM單元，其電耦合到字線和位線并且均布置在一條字線與一條位線交叉的位置。
[0005]DRAM單元均包括單個(gè)選擇金屬絕緣體場效應(yīng)晶體管(MISFET)和與之串聯(lián)耦合的單個(gè)電容元件。選擇MISFET具有被形成為與字線之一形成一體的柵電極和分別包括源和漏的半導(dǎo)體區(qū)。源和漏之一電耦合到位線之一；其中的另一個(gè)電耦合到電容元件。電容元件包括與選擇MISFET的源和漏之一耦合的下電極、與下電極相對的上電極、以及夾在下電極和上電極之間的電容絕緣體膜。
[0006]邏輯電路包括P溝道型MISFET (pMISFET)、η溝道型MISFET (nMISFET)和互連，p溝道型MISFET (pMISFET)通過互連電耦合到η溝道型MISFET (nMISFET)。pMISFET具有柵電極和其中分別構(gòu)造有源和漏的一對P型半導(dǎo)體區(qū)。nMISFET具有柵電極和其中分別構(gòu)造有源和漏的一對η型半導(dǎo)體區(qū)?；ミB由諸如鋁膜或銅膜的導(dǎo)體膜制成，并且是具有五層、六層或更多層的多層互連層。在電容元件上方，放置許多互連層。
[0007]以下列出的專利文獻(xiàn)I和2均公開了例如包括作為下電極的氮化鈦(TiN)膜、作為電容絕緣體膜的氧化鋯(ZrO2)膜、作為上電極的氮化鈦(TiN)膜和鎢(W)膜的層疊膜的電容元件。
[0008]引用列表
[0009]專利文獻(xiàn)
[0010]專利文獻(xiàn)1:日本未審專利申請公開(日本專利申請公開)N0.2002-373945
[0011]專利文獻(xiàn)2:日本未審專利申請公開N0.2005-243921
[0012]本發(fā)明的發(fā)明人研宄例如具有MM結(jié)構(gòu)的電容元件的eDRAM，MIM結(jié)構(gòu)包括作為下電極的氮化鈦(TiN)膜、作為電容絕緣體膜的氧化鋯(ZrO2)膜、作為上電極的氮化鈦(TiN)膜和鎢(W)膜的層疊膜。
[0013]在推進(jìn)了 eDRAM的收縮的同時(shí)，使它們的電容元件中構(gòu)造的下電極、電容絕緣體膜和上電極的膜厚度變小，由此實(shí)現(xiàn)了從平面圖看的電容元件的面積減小。然而，當(dāng)使電容絕緣體膜和上電極的膜厚度減小時(shí)，電容絕緣體膜中的泄漏，也就是上電極和下電極之間的泄漏電流增加，使eDRAM的電屬性劣化。本發(fā)明的發(fā)明人開始認(rèn)識到這個(gè)問題。

【發(fā)明內(nèi)容】

[0014]本發(fā)明的發(fā)明人的調(diào)查揭示了以下內(nèi)容:在例如在形成鎢(W)膜之后形成層間電介質(zhì)的步驟中，因熱負(fù)荷，造成任何eDRAM的鎢(W)膜或?qū)娱g電介質(zhì)中包含的諸如氟(F)的雜質(zhì)擴(kuò)散到其電容絕緣體膜中；結(jié)果，在電容絕緣體膜中產(chǎn)生泄漏，使得電容元件的電特性劣化。
[0015]因此，期望用于改進(jìn)電容元件的電特性的技術(shù)。
[0016]將根據(jù)對本說明書的描述和附圖，清楚其它目的和新穎性特征。
[0017]根據(jù)一個(gè)方面，提供了一種電容元件，該電容元件可在eDRAM的DRAM單元中構(gòu)成并且具有下電極、形成在下電極上方的電容絕緣體膜、形成在電容絕緣體膜上方的上電極。上電極具有以下結(jié)構(gòu):從該電極的電容絕緣體膜側(cè)，依次堆疊第一上電極、第二上電極和第三上電極。第三上電極包括可包含雜質(zhì)的鎢膜。在第一上電極和第三上電極之間，插入第二上電極，第二上電極是用于防止第三上電極中包含的可能的雜質(zhì)擴(kuò)散到電容絕緣體膜中的阻擋膜。
[0018]根據(jù)本方面，可改進(jìn)電容元件的電特性。
【附圖說明】
[0019]圖1是第一實(shí)施例的半導(dǎo)體集成電路器件中的DRAM單元陣列的等效電路圖。
[0020]圖2是第一實(shí)施例的半導(dǎo)體集成電路器件的DRAM區(qū)和邏輯電路區(qū)的主要部分的剖視圖。
[0021]圖3是第一實(shí)施例的半導(dǎo)體集成電路器件的工件的主要部分的剖視圖，該剖視圖展示了用于制作該器件的方法。
[0022]圖4是等效于圖3但展示在該方法中的圖3中示出的步驟之后的步驟的剖視圖。
[0023]圖5是等效于圖3但展示圖4中示出的步驟之后的步驟的剖視圖。
[0024]圖6是等效于圖3但展示圖5中示出的步驟之后的步驟的剖視圖。
[0025]圖7是等效于圖3但展示圖6中示出的步驟之后的步驟的剖視圖。
[0026]圖8是等效于圖3但展示圖7中示出的步驟之后的步驟的剖視圖。
[0027]圖9是等效于圖3但展示圖8中示出的步驟之后的步驟的剖視圖。
[0028]圖10是等效于圖3但展示圖9中示出的步驟之后的步驟的剖視圖。
[0029]圖11是示出阻擋膜的膜密度和膜厚度之間的關(guān)系的曲線圖。
[0030]圖12是示出各電容元件種類的泄漏電流和這些種類的樣本的累積概率分布之間的關(guān)系的曲線圖。
[0031]圖13是示出第一上電極的各樣本的深度方向上的氟濃度分布的曲線圖。
[0032]圖14是示出擴(kuò)散到各阻擋膜種類中的氟的深度和其中氟的濃度之間的關(guān)系的曲線圖。
【具體實(shí)施方式】
[0033]下文中，將參照附圖詳細(xì)描述實(shí)施例。在為了描述實(shí)施例而引用的所有附圖中，將相同的參考符號或編號賦予具有相同功能的構(gòu)件。省略對其的重復(fù)描述。此外，在下文中描述的實(shí)施例中，基本上對相同或類似區(qū)域或部分不進(jìn)行任何重復(fù)描述，除非有具體需要。
[0034]即使當(dāng)為了描述實(shí)施例而引用的附圖中的任一個(gè)是剖視圖時(shí)，可省略其中的陰影，使附圖容易觀察。即使當(dāng)附圖中的任一個(gè)是平面圖時(shí)，可向附圖施加陰影，使附圖容易觀察。
[0035]在實(shí)施例中，任何膜的“膜密度”代表膜的體密度，其數(shù)值是通過X射線反射(XRR)得到的值。
[0036]第一實(shí)施例
[0037]本實(shí)施例和隨后將描述的實(shí)施例中的每個(gè)的半導(dǎo)體集成電路器件具有eDRAM。此eDRAM具有DRAM區(qū)DR和邏輯電路區(qū)LGC。DRAM區(qū)DR具有DRAM單元陣列，在該陣列中，DRAM單元布置成矩陣形式。DRAM單元中的每個(gè)被構(gòu)造成具有單個(gè)η溝道型選擇MISFET和與該MISFET串聯(lián)耦合的單個(gè)電容元件。下文中，將關(guān)于η溝道型之一描述任何選擇MISFET。然而，可使用P溝道型選擇MISFET。在邏輯電路區(qū)LGC中，布置多個(gè)η溝道型MISFET和ρ溝道型MISFET。然而，在本實(shí)施例中，提供η溝道型MISFET作為示例，并且將只描述這個(gè)示例。
[0038]圖1是示出本實(shí)施例中的DRAM區(qū)DR中的DRAM單元陣列的等效電路圖的視圖。在DRAM單元陣列中，多個(gè)DRAM單元布置成矩陣形式，DRAM單元均被構(gòu)造成具有η溝道型選擇MISFET (TRl)和具有MM結(jié)構(gòu)并且與這個(gè)MISFET串聯(lián)耦合的電容元件CON。DRAM單元陣列具有多條字線WL，這多條字線WL延伸到在與第一方向正交的第二方向上延伸的第一、第二和多條位線BL。DRAM單元均布置在字線WL之一與位線BL之一交叉的位置。字線WL和位線BL彼此電耦合。
[0039]圖2是本實(shí)施例中的DRAM區(qū)DR和邏輯電路區(qū)LGC的主要部分的剖視圖。在DRAM區(qū)中，示出DRAM區(qū)中的兩個(gè)，并且在邏輯電路區(qū)LGC中，示出一個(gè)η溝道型邏輯MISFET(TR2)。邏輯MISFET(TR2)和各個(gè)DRAM單元中構(gòu)造的選擇MISFET(TRl)形成在由例如ρ型硅制成的半導(dǎo)體襯底SB的主表面中。半導(dǎo)體襯底SB可以是絕緣體上硅(SOI)襯底，在其中，支承襯底、絕緣體膜和P型硅襯底以這個(gè)次序彼此堆疊。半導(dǎo)體襯底SB可以是η型硅半導(dǎo)體襯底SB或其中支承襯底、絕緣體膜和η型硅襯底以這個(gè)次序彼此堆疊的SOI襯底。半導(dǎo)體襯底SB可以是鍺襯底。在半導(dǎo)體襯底SB的主表面(前表面)中，電絕緣元件隔離膜STl被形成為環(huán)繞第一有源區(qū)ACTl和第二有源區(qū)ACT2。元件隔離膜STl是例如氧化硅膜。
[0040]在DRAM區(qū)DR中的第一有源區(qū)ACTl中，形成數(shù)量為2個(gè)的選擇MISFET (TRl)。選擇MISFET(TRl)均具有柵電極G1、源區(qū)SRl和漏區(qū)DR1。柵電極Gl形成在半導(dǎo)體襯底SB的主表面上方，在其間插入柵絕緣體膜GI1。源區(qū)SRl和漏區(qū)DRl形成在半導(dǎo)體襯底SB的主表面中且在柵電極Gl的兩側(cè)。作為絕緣體膜的側(cè)壁膜SWl形成在柵電極Gl的側(cè)壁上。導(dǎo)電硅化物膜SIL形成在柵電極Gl的主表面(前表面)以及源區(qū)SRl和漏區(qū)DRl各自的主表面(前表面)上。
[0041]邏輯電路區(qū)LGC中的邏輯MISFET (TR2)形成在第二有源區(qū)ACT2內(nèi)，并且具有柵電極G2、源區(qū)SR2和漏區(qū)DR2。柵電極G2形成在半導(dǎo)體襯底SB的主表面上方，在其間插入柵絕緣體膜GI2。源區(qū)SR2和漏區(qū)DR2形成在半導(dǎo)體襯底SB的主表面中且在柵電極G2的兩偵U。作為絕緣體膜的側(cè)壁膜SW2形成在柵電極G2的側(cè)壁上。導(dǎo)電硅化物膜SIL形成在柵電極G2的主表面(前表面)以及源區(qū)SR2和漏區(qū)DR2各自的主表面(前表面)上。
[0042]柵電極Gl和柵電極G2均由多晶體硅膜(多晶硅膜)制成。源區(qū)SRld^gDRl、源區(qū)SR2和漏區(qū)DR2均由η型半導(dǎo)體區(qū)制成。側(cè)壁膜SWl和SW2均例如是氧化硅膜、氮化硅膜或氧化硅膜和氮化硅膜的層疊膜。硅化物膜SIL可以是鎳硅化物膜、或添加了鉑的硅化鎳膜(含鉑的硅化鎳膜)。
[0043]柵電極Gl (即，柵電極Gl中的每個(gè))和柵電極G2均可被制成金屬柵結(jié)構(gòu)。在這種情況下，柵電極均可具有W/TiN層疊結(jié)構(gòu)，柵絕緣體膜GIl和GI2可均是S1N或HfAlOx和Si02的層疊膜。可用已知的先柵方式或后柵方式形成金屬柵結(jié)構(gòu)。選擇MIS