具有多個雪崩二級管的esd保護(hù)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施例涉及具有初級放電裝置和多個雪崩二極管的靜電放電(ESD)保護(hù)電路。該電路的優(yōu)選實施例意圖用在集成電路的輸入端子、輸出端子、輸入-輸出端子或者電源端子處。
【背景技術(shù)】
[0002]參照圖1A，其為由Yu在美國專利6，472，286中所公開的現(xiàn)有技術(shù)的ESD保護(hù)電路。圖1A的電路是多指NPN雙極晶體管的橫截面，如在第3欄第31行至第4欄第8行中所描述的。該電路被制造在具有重?fù)诫sN+層12的P型襯底10上。在層12上方形成N型層14。在襯底10的表面處形成P型基極區(qū)域24，并且將其連接至P+區(qū)域22。在基極區(qū)域24內(nèi)形成N+發(fā)射極區(qū)域26。將深N+區(qū)域16連接到N+層12并且用作集電極表面觸點。集電極區(qū)域、基極區(qū)域以及發(fā)射極區(qū)域各自的表面觸點18、20以及28在襯底10的表面上方形成。
[0003]圖1B公開了如圖1A所示的雙極NPN晶體管的典型的電流-電壓特性(第I欄第31-61行)。該波形示出了雙極NPN晶體管特性的三個感興趣的點。首先是初始的集電極-基極擊穿電壓BVcbo，其也可以被稱為集電極-基極雪崩閾值、第一擊穿或者Vtl、Itl。第二個點是BVceo，其也可以被稱為轉(zhuǎn)折電壓(snapback voltage) ο第三個點是Vt2、It2，其為NPN雪崩傳導(dǎo)和第二擊穿之間的過渡點。
[0004]圖1A的電路以及圖1B的關(guān)聯(lián)的電流-電壓特性存在一些問題。首先，BVcbo大約是18V并且可能超過ESD保護(hù)電路要保護(hù)的現(xiàn)代集成電路的損壞閾值(Vdam)。其次，BVceo大約是8V并且可能小于ESD保護(hù)電路要保護(hù)的集成電路的工作電壓，由此，在ESD事件之后導(dǎo)致過度電性應(yīng)力(EOS)。最后，圖1A的深N+集電極觸點區(qū)域16必須與P+基極接觸區(qū)域22隔開，以避免雪崩傳導(dǎo)并且為集成電路的隨后的高溫處理步驟中的橫向擴(kuò)散提供足夠的區(qū)域。本發(fā)明的各種實施例針對解決這些問題和其他問題，并且提高ESD保護(hù)電路的操作，而不增加工藝復(fù)雜性。

【發(fā)明內(nèi)容】

[0005]在本發(fā)明的優(yōu)選實施例中，公開了一種靜電放電(ESD)保護(hù)電路。該ESD保護(hù)電路包括具有基極、集電極以及發(fā)射極的雙極晶體管。多個二極管中的每個二級管具有耦合到基極的第一端子并且具有耦合到集電極的第二端子。第一端子連接到集電極。第一電源端子連接到發(fā)射極。
【附圖說明】
[0006]圖1A是現(xiàn)有技術(shù)的靜電放電(ESD)保護(hù)電路的電路圖；
[0007]圖1B是如圖1A所示的雙極NPN ESD保護(hù)晶體管的電流-電壓(IV)特性；
[0008]圖2是本發(fā)明的ESD保護(hù)電路的第一實施例的簡化平面圖。
[0009]圖3A是圖2的實施例沿線3A-3A’的平面圖；
[0010]圖3B是圖3A的實施例沿線3B-3B’的橫截面圖；
[0011]圖3C是圖3A和圖3B的實施例的原理圖；
[0012]圖4是本發(fā)明的第一實施例的、具有500ns和10ns脈沖寬度的所測得的傳輸線脈沖(TLP)波形；
[0013]圖5是本發(fā)明的ESD保護(hù)電路的第二實施例的原理圖；以及
[0014]圖6是本發(fā)明的ESD保護(hù)電路的第三實施例的原理圖。
【具體實施方式】
[0015]本發(fā)明的優(yōu)選實施例提供超過現(xiàn)有技術(shù)的靜電放電(ESD)保護(hù)電路的顯著優(yōu)勢，這將從以下【具體實施方式】變得明顯。
[0016]參照圖2，其為本發(fā)明的ESD保護(hù)電路的第一實施例的簡化平面圖。圖2的實施例將參照沿橫截平圖3A-3A’獲取的圖3A和圖3B更詳細(xì)地討論。在此及下面的討論中，相同的參考數(shù)字被用于指示基本上相同的特征。圖2的保護(hù)電路優(yōu)選地形成在集成電路襯底上并且包括多個(plural)垂直雙極晶體管。雙極晶體管可以是NPN或PNP，如本領(lǐng)域技術(shù)人員在閱讀本說明書之后顯而易見的。雙極晶體管包括在襯底的一面處以及在保護(hù)電路的中心處形成的各自的并聯(lián)/平行(parallel)的發(fā)射極(E)區(qū)域和基極(B)區(qū)域。并聯(lián)的發(fā)射極區(qū)域和基極區(qū)域由同心且相互交叉的集電極(C)區(qū)域和基極(B)區(qū)域圍繞。同心且相互交叉的集電極區(qū)域和基極區(qū)域被緊密間隔，以在多個垂直雙極晶體管的集電極區(qū)域和基極區(qū)域之間形成多個PN 二極管。
[0017]現(xiàn)在轉(zhuǎn)向圖3A和圖3B，其分別是圖2的ESD保護(hù)電路的實施例沿線3A-3A’和3B-3B’的對應(yīng)的平面圖和橫截面圖。圖3A-3B將參照圖3C的原理圖討論。圖3A是圖2的實施例在線3A-3A’處的詳細(xì)的平面圖。基極區(qū)域340、發(fā)射極區(qū)域342以及集電極區(qū)域344被示為通過線來連接，這些線優(yōu)選指示通過通孔連接到相應(yīng)的半導(dǎo)體區(qū)域的金屬，如本領(lǐng)域已知的。諸如320、330、334以及338的N+半導(dǎo)體區(qū)域被形成在半導(dǎo)體襯底302的表面處，如點填充所指示的。諸如322、332以及336的P+半導(dǎo)體區(qū)域被形成在半導(dǎo)體襯底302的表面處，如線填充所指示的。N+區(qū)域和P+區(qū)域通過由無填充的矩形所指示的淺溝槽隔離(STI)區(qū)域(例如，328)來隔離。有源區(qū)域也可以由硅的局部氧化(LOCOS)來隔開，如本領(lǐng)域已知的。每個N+區(qū)域連接到相應(yīng)的淺N阱(NW)區(qū)域。同樣地，每個P+區(qū)連接到相應(yīng)的淺P阱(PW)區(qū)域。在襯底302的表面下方形成N型掩埋層(NBL) 300。NBL 300通過深N+注入(DN) 318電連接到集電極端子344。NPN雙極晶體管304和306并聯(lián)連接并且分別具有形成在NBL 300和發(fā)射極342之間的垂直的集電極-發(fā)射極電流路徑。NPN晶體管304和306的基極區(qū)域通過襯底302、P+以及淺P阱區(qū)域連接至基極端子340。襯底區(qū)域302通過NBL 300和周圍的深N+注入318與集成電路的其他區(qū)域電隔離。
[0018]在相鄰的PW區(qū)域和NW區(qū)域之間形成二極管308至316。二極管310至316中的每個二極管的相鄰PW區(qū)域和NW區(qū)域之間的間距是基本相同的，并且小于二極管308的PW至NW的間距。因此，二極管310至316具有比二極管308低的雪崩閾值。電阻器360至368分別表示與二極管308至316串聯(lián)的寄生電阻。
[0019]現(xiàn)將參照圖3C的原理圖和圖4的傳輸線脈沖(TLP)波形對圖3A至圖3B的ESD保護(hù)電路的操作進(jìn)行描述。圖4示出脈沖寬度為10ns和500ns的所測得的TLP波形，其中正電壓對應(yīng)于端子344 (V+)處相對于端子342 (V-)的正電壓。在正常電路操作期間，NPN晶體管304和306都是斷開的，因為它們沒有接收基極電流。隨著電壓V+變得更加正的并且超過二極管310-316的雪崩閾值，電流分別流過串聯(lián)電阻器362-368并且流入NPN晶體管304和306的基極。NPN晶體管304和306因此在31V處開始雙極傳導(dǎo)。對于10ns的波形，當(dāng)集電極-發(fā)射極電壓(Vce)降低到在0.6A下18V的轉(zhuǎn)折電壓或保持電壓時，流過NPN晶體管304和306的集電極電流增大。隨著電流變得越來越正，10ns的TLP波形呈現(xiàn)出正斜率，該正斜率對應(yīng)于電流路徑電阻和寄生電路電阻。對于500ns的TLP波形，ESD保護(hù)電路以類似的方式運(yùn)行，除了轉(zhuǎn)折電壓或保持電壓處于稍高于25V之外。這是由于高注入效應(yīng)，其中基極區(qū)域中注入的少數(shù)載流子密度(電子)接近基極雜質(zhì)濃度，由此降低發(fā)射極效率。發(fā)射效率進(jìn)一步由于發(fā)射極集邊效應(yīng)而降低，從而使發(fā)射極周邊處的電流密度比發(fā)射極中心高。在轉(zhuǎn)折之后，500ns的TLP波形也呈現(xiàn)出對應(yīng)于電流路徑電阻和寄生電路電阻的正斜率。
[0020]圖3A-3C的ESD保護(hù)電路提供超過現(xiàn)有技術(shù)的電路的幾個顯著優(yōu)點。第一，僅需要單個深N+集電極注入318來圍繞NPN晶體管304和306以及二極管308至316。這使得ESD保護(hù)電路的面積顯著減少。第二，二極管308至316以及NPN晶體管304和306被形成在相同的隔離的基極區(qū)域302中。這有利地