具有低源極/漏極接觸電阻的FinFET的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及集成電路結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]晶體管通常包括用于形成源極區(qū)和漏極區(qū)的半導(dǎo)體區(qū)。金屬接觸塞和半導(dǎo)體區(qū)之間的接觸電阻較高。因此，在諸如硅區(qū)、鍺區(qū)和硅鍺區(qū)的半導(dǎo)體區(qū)的表面上形成金屬硅化物，以減小接觸電阻。接觸塞形成為與硅化物區(qū)接觸，且接觸塞和硅化物區(qū)之間的接觸電阻較低。
[0003]典型的硅化工藝包括在半導(dǎo)體區(qū)的表面上形成金屬層，然后實(shí)施退火，使得金屬層與半導(dǎo)體區(qū)發(fā)生反應(yīng)以形成硅化物區(qū)。在發(fā)生反應(yīng)之后，金屬層的上部可能未反應(yīng)。然后實(shí)施蝕刻步驟以去除金屬層的未反應(yīng)部分。然后形成與硅化物區(qū)接觸的接觸塞。
[0004]隨著集成電路的尺寸不斷減小，硅化物區(qū)以及接觸塞和硅化物區(qū)之間的接觸區(qū)也變得越來越小。因此，電接觸件的接觸電阻變得越來越高。例如，在鰭式場效應(yīng)晶體管(FinFET)中，鰭非常窄，導(dǎo)致接觸塞和鰭之間的接觸區(qū)非常小。這樣，F(xiàn)inFET的源極和漏極區(qū)的接觸電阻成為越來越嚴(yán)重的問題。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種集成電路結(jié)構(gòu)，包括:半導(dǎo)體襯底；絕緣區(qū)，延伸到所述半導(dǎo)體襯底內(nèi)，其中，所述絕緣區(qū)包括第一頂面和低于所述第一頂面的第二頂面；半導(dǎo)體鰭，位于所述絕緣區(qū)的所述第一頂面上方；柵疊層，位于所述半導(dǎo)體鰭的頂面和側(cè)壁上；以及源極/漏極區(qū)，位于所述柵疊層的側(cè)部，其中，所述源極/漏極區(qū)包括:第一部分，具有彼此基本平行的相對側(cè)壁，所述第一部分低于所述絕緣區(qū)的所述第一頂面并且高于所述絕緣區(qū)的所述第二頂面；以及第二部分，位于所述第一部分上方，其中，所述第二部分的寬度大于所述第一部分的寬度。
[0006]該集成電路結(jié)構(gòu)進(jìn)一步包括硅化物區(qū)，所述硅化物區(qū)包括:第一部分，位于所述源極/漏極區(qū)的所述第一部分的相對側(cè)壁上；以及第二部分，位于所述源極/漏極區(qū)的所述第二部分的表面上。
[0007]在該集成電路結(jié)構(gòu)中，所述硅化物區(qū)的所述第一部分的底端與所述絕緣區(qū)的所述第二頂面接觸。
[0008]該集成電路結(jié)構(gòu)進(jìn)一步包括與所述娃化物區(qū)接觸的接觸塞,其中，所述接觸塞延伸到所述源極/漏極區(qū)的所述第一部分和所述源極/漏極區(qū)的所述第二部分連接的水平面下方。
[0009]在該集成電路結(jié)構(gòu)中，所述源極/漏極區(qū)是外延半導(dǎo)體區(qū)的一部分，其中，所述半導(dǎo)體襯底由第一半導(dǎo)體材料形成，并且所述外延半導(dǎo)體區(qū)由不同于所述第一半導(dǎo)體材料的第二半導(dǎo)體材料形成。
[0010]在該集成電路結(jié)構(gòu)中，所述外延半導(dǎo)體區(qū)和所述半導(dǎo)體襯底之間的界面位于所述絕緣區(qū)的底面下方。
[0011 ] 該集成電路結(jié)構(gòu)進(jìn)一步包括源極/漏極硅化物區(qū)，其中，所述源極/漏極硅化物區(qū)包括底面與所述絕緣區(qū)的底面齊平的部分。
[0012]根據(jù)本發(fā)明的另一方面，提供了一種集成電路結(jié)構(gòu)，包括:半導(dǎo)體襯底；絕緣區(qū)，延伸到所述半導(dǎo)體襯底內(nèi)，其中，所述絕緣區(qū)包括第一頂面；第一半導(dǎo)體鰭和第二半導(dǎo)體鰭，彼此平行并且通過所述絕緣區(qū)的第一部分彼此間隔開，其中，所述絕緣區(qū)的所述第一部分具有所述第一頂面；以及第一源極/漏極區(qū)和第二源極/漏極區(qū)，分別連接至所述第一半導(dǎo)體鰭和所述第二半導(dǎo)體鰭，其中，所述絕緣區(qū)的第二部分位于所述第一源極/漏極區(qū)和所述第二源極/漏極區(qū)之間，并且所述絕緣區(qū)的所述第二部分具有低于所述第一頂面的第二頂面。
[0013]該集成電路結(jié)構(gòu)進(jìn)一步包括:柵疊層，位于所述第一半導(dǎo)體鰭和所述第二半導(dǎo)體鰭的頂面和側(cè)壁上，其中，所述柵疊層包括與所述絕緣區(qū)的所述第一部分的所述第一頂面接觸的底面。
[0014]該集成電路結(jié)構(gòu)進(jìn)一步包括:源極/漏極硅化物區(qū)，位于所述第一源極/漏極區(qū)和所述第二源極/漏極區(qū)的表面上，其中，所述源極/漏極硅化物區(qū)的底端與所述絕緣區(qū)的所述第二部分的所述第二頂面接觸。
[0015]該集成電路結(jié)構(gòu)進(jìn)一步包括:層間電介質(zhì)(ILD)，位于所述第一源極/漏極區(qū)和所述第二源極/漏極區(qū)上方；以及接觸塞，從所述ILD的頂面延伸至所述絕緣區(qū)的所述第二部分的所述第二頂面。
[0016]在該集成電路結(jié)構(gòu)中，所述第一源極/漏極區(qū)包括:第一部分，具有基本垂直的側(cè)壁，其中，所述第一部分位于所述絕緣區(qū)的所述第二部分的所述第二頂面上方；以及第二部分，比所述第一部分寬，其中，所述第二部分位于所述絕緣區(qū)的所述第一部分的所述第一頂面上方。
[0017]在該集成電路結(jié)構(gòu)中，所述第一源極/漏極區(qū)的所述第二部分包括刻面。
[0018]在該集成電路結(jié)構(gòu)中，所述第一源極/漏極區(qū)的所述第一部分包括彼此基本平行的相對側(cè)壁。
[0019]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:形成半導(dǎo)體鰭，其中，所述半導(dǎo)體鰭位于絕緣區(qū)的頂面上方，所述絕緣區(qū)位于所述半導(dǎo)體鰭的相對側(cè)上；在所述半導(dǎo)體鰭的中間部分的頂面和側(cè)壁上形成柵疊層；蝕刻所述半導(dǎo)體鰭的端部以形成凹槽，其中，所述凹槽延伸到所述絕緣區(qū)的相對部分之間；實(shí)施外延以生長外延半導(dǎo)體區(qū)，其中，所述外延半導(dǎo)體區(qū)包括位于所述凹槽中的第一部分以及位于所述絕緣區(qū)的所述頂面上方的第二部分；在所述外延之后，蝕刻所述絕緣區(qū)；以及在蝕刻所述絕緣區(qū)之后，形成電連接至所述外延半導(dǎo)體區(qū)的接觸塞。
[0020]在該方法中，所述外延半導(dǎo)體區(qū)的所述第一部分包括彼此基本平行的相對側(cè)壁，并且在蝕刻所述絕緣區(qū)之后露出所述相對側(cè)壁。
[0021]該方法進(jìn)一步包括，在形成所述接觸塞之前，在所述外延半導(dǎo)體區(qū)的所述第一部分的側(cè)壁和所述第二部分上形成硅化物區(qū)。
[0022]在該方法中，所述凹槽延伸到低于所述絕緣區(qū)的底面的水平面。
[0023]在該方法中，在蝕刻所述絕緣區(qū)之后，將所述絕緣區(qū)的與所述外延半導(dǎo)體區(qū)接觸的部分從所述絕緣區(qū)的所述部分的頂面到底面完全去除。
[0024]該方法進(jìn)一步包括:在所述外延之后，在所述外延半導(dǎo)體區(qū)上方形成層間電介質(zhì)(ILD);以及蝕刻所述ILD以形成接觸開口，其中，通過所述接觸開口露出所述半導(dǎo)體鰭的所述端部，并且通過所述接觸開口實(shí)施蝕刻所述絕緣區(qū)。
【附圖說明】
[0025]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，通過以下詳細(xì)描述可以更好地理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪出。事實(shí)上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。
[0026]圖1至圖1lC是根據(jù)一些示例性實(shí)施例在鰭式場效應(yīng)晶體管(FinFET)的制造過程中的中間階段的截面圖和立體圖；以及
[0027]圖12和圖13是根據(jù)可選實(shí)施例的FinFET的截面圖。
【具體實(shí)施方式】
[0028]以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)本發(fā)明的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，并不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接觸的方式形成第一部件和第二部件的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成附加部件，使得第一部件和第二部件不直接接觸的實(shí)施例。此外，本發(fā)明可在各個(gè)實(shí)例中重復(fù)參考標(biāo)號和/或字母。該重復(fù)是為了簡明和清楚，而且其本身不指示所討論的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。
[0029]而且，為了便于描述，諸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”
等的空間相對術(shù)語在此可以用于描述如圖所示的一個(gè)元件或部件與另一個(gè)(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，這些空間相對術(shù)語旨在包括器件在使用或操作過程中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并且在此使用的空間相對描述符可以同樣地進(jìn)行相應(yīng)的解釋。
[0030]根據(jù)各個(gè)示例性實(shí)施例，提供了鰭式場效應(yīng)晶體管(FinFET)及其形成方法。示出了形成FinFET的中間階段。也示出了形成FinFET的接觸件的中間階段。討論了實(shí)施例的變化。貫穿各個(gè)視圖和說明性實(shí)施例，相同的參考標(biāo)號用于標(biāo)示相同的元件。
[0031]圖1至圖1lC是根據(jù)一些示例性實(shí)施例在FinFET和相應(yīng)的接觸件的制造過程中的中間階段的截面圖和立體圖。圖1示出了初始結(jié)構(gòu)的立體圖。初始結(jié)構(gòu)包括晶圓100，晶圓100還包括襯底20。襯底20可以是半導(dǎo)體襯底，半導(dǎo)體襯底還可以是硅襯底、硅鍺襯底或由其他半導(dǎo)體材料所形成的襯底。可以用P型或η型雜質(zhì)摻雜襯底20。可以形成諸如淺溝槽隔離(STI)區(qū)的隔離區(qū)22以從襯底20的頂面延伸到襯底20內(nèi)，其中，襯底20的頂面是晶圓100的主表面100Α。襯底20的介于相鄰的STI區(qū)22之間的部分被稱為半導(dǎo)體帶24。半導(dǎo)體帶24的頂面和STI區(qū)22的頂面可以彼此基本平齊。
[0032]STI區(qū)22可以包括氧化硅，其可以使用例如高密度等離子體(HDP)化學(xué)汽相沉積(CVD)來形成。STI區(qū)22也可以包括通過可流動(dòng)的化學(xué)汽相沉積(FCVD)、旋涂等所形成的氧化物。
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