用于高頻電路設(shè)計(jì)的ldmos晶體管及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體器件領(lǐng)域，尤其涉及一種用于高頻電路設(shè)計(jì)的LDMOS晶體管及其制備方法，該晶體管具有BNL-PS01-LDM0S的結(jié)構(gòu)。
【背景技術(shù)】
[0002]功率集成電路發(fā)展主要分為兩個(gè)方向，一個(gè)是高壓集成電路，另一個(gè)是智能功率集成電路。但不論那種功率集成電路，其繼續(xù)發(fā)展的一個(gè)最核心問(wèn)題均是如何進(jìn)一步提高高壓大功率器件的性能，也即兩個(gè)問(wèn)題:(I)器件功率控制容量:擊穿電壓和工作電流；(2)器件性能參數(shù)指標(biāo):導(dǎo)通電阻、工作頻率以及開(kāi)關(guān)速度等。因此，多種高壓LDMOS(LateralDouble-diffused Metal-Oxide-Semiconductor，橫向雙擴(kuò)散金屬氧化物半導(dǎo)體)新結(jié)構(gòu)被提出，例如梯步埋氧層LDM0S、超級(jí)結(jié)LDM0S、碳化硅LDMOS等。而PSOI (PartialSilicon-on-1nsulator，部分絕緣層上娃)結(jié)構(gòu)，不但能改善器件的散熱性能，而且可以大幅提高器件擊穿電壓，此外它與現(xiàn)有工藝的兼容性良好。所以，PS01-LDM0S應(yīng)運(yùn)而生，并備受關(guān)注。因而在現(xiàn)有的PS01-LDM0S的基礎(chǔ)上有必要進(jìn)行研宄，進(jìn)一步改進(jìn)結(jié)構(gòu)，從而使得器件的擊穿電壓、工作電流、導(dǎo)通電阻等性能更加優(yōu)越。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問(wèn)題在于提供一種用于高頻電路設(shè)計(jì)的LDMOS晶體管及其制備方法，該LDMOS晶體管具有高擊穿電壓、低導(dǎo)通電阻、高驅(qū)動(dòng)能力。
[0004]本發(fā)明是這樣實(shí)現(xiàn)的，一種用于高頻電路的LDMOS晶體管，所述LDMOS晶體管依次包括:
[0005]—襯底層；
[0006]—部分氧化層，其第一部分為娃窗口，第二部分為埋氧層；
[0007]一硅膜層，在其與所述部分氧化層相鄰的一面，包括與所述埋氧層相鄰的N型硅埋層，在其遠(yuǎn)離所述部分氧化層的一面，包括源區(qū)和漏區(qū)；源區(qū)、漏區(qū)、N型硅埋層之間通過(guò)漂移區(qū)隔離，而源區(qū)與漂移區(qū)之間還有用于形成溝道的絕緣層；其中，N型硅埋層的摻雜濃度大于漂移區(qū)的摻雜濃度；
[0008]一器件頂層，其包括與所述源區(qū)相鄰的源電極、與所述漏區(qū)相鄰的漏電極、與所述溝道相鄰的柵氧化層、覆蓋于所述柵氧化層之上的柵電極、與所述漂移區(qū)相鄰且與所述柵氧化層相連的擴(kuò)展氧化層；所述擴(kuò)展氧化層的厚度大于所述柵氧化層的厚度，且擴(kuò)展氧化層靠近溝道的部分覆蓋有梯步柵電極。
[0009]進(jìn)一步地，所述襯底層的摻雜類(lèi)型為P型，摻雜材料為硅，摻雜濃度為
4X 1HcnT30
[0010]進(jìn)一步地，所述硅窗口的摻雜類(lèi)型和濃度與所述襯底層一致；所述埋氧層采用厚度為3 μπι的二氧化娃。
[0011]進(jìn)一步地，所述硅膜層所有區(qū)域都為硅材料，厚度為20 μπι;源區(qū)和漏區(qū)長(zhǎng)5μπι,摻雜類(lèi)型為N型，摻雜濃度為2Χ 1019cm—3;絕緣層摻雜類(lèi)型為P型，摻雜濃度為
IX 1017cnT3;漂移區(qū)長(zhǎng)度為90 μ m，摻雜類(lèi)型為N型，摻雜濃度為4X 1014cm _3。
[0012]進(jìn)一步地，所述柵氧化層采用厚20nm的二氧化硅，所述擴(kuò)展氧化層采用厚50nm的二氧化娃，所述梯步柵電極長(zhǎng)為40 μπι。
[0013]進(jìn)一步地，所述柵電極、源電極、漏電極、梯步柵電極、埋氧層以外的區(qū)域均為硅材料。
[0014]本發(fā)明同時(shí)引入部分絕緣層上娃PSOI和N型娃埋層(Buried N_type Layer，BNL)兩種結(jié)構(gòu)，使得高壓LDMOS器件硅膜層容納載流子的能力更強(qiáng)，從而使得電流增大，導(dǎo)致器件的導(dǎo)通電阻(On-resistance，Ron)降低；另一方面，N型硅埋層可以向漏區(qū)下方的埋氧層中引入更多的電場(chǎng)，從而提高器件的耐壓能力，同時(shí)由于PSOI引入的硅窗口，使得襯底層也可以分擔(dān)部分電壓，可以進(jìn)一步提高器件的耐壓能力，從而晶體管的擊穿電壓(Breakdown Voltage，BV)最高。因此，本發(fā)明為高壓S01-LDM0S進(jìn)一步的性能優(yōu)化，以及高壓集成電路設(shè)計(jì)提供了一個(gè)新的選擇。
【附圖說(shuō)明】
[0015]圖1是本發(fā)明提供的具有BNL-PSO1- LDMOS結(jié)構(gòu)的晶體管的截面示意圖；
[0016]圖2是本發(fā)明提供的BNL-PSOI的硅窗口長(zhǎng)為50微米、CPSOI的硅窗口長(zhǎng)為70微米、固定LDMOS晶體管的其他參數(shù)、具有N型硅埋層的部分絕緣層上硅結(jié)構(gòu)對(duì)器件漏端縱向電場(chǎng)分布的影響示意圖；
[0017]圖3是本發(fā)明提供的BNL-PSOI的硅窗口長(zhǎng)為50微米，CPSOI的硅窗口長(zhǎng)為70微米，固定LDMOS晶體管的其他參數(shù)，具有N型硅埋層的部分絕緣層上硅結(jié)構(gòu)對(duì)器件漏端縱向電壓分布的影響示意圖；
[0018]圖4是本發(fā)明提供的BNL-PSOI的硅窗口長(zhǎng)為50微米、CPSOI的硅窗口長(zhǎng)為70微米、固定LDMOS晶體管的其他參數(shù)、具有N型硅埋層的部分絕緣層上硅結(jié)構(gòu)對(duì)器件上表面電場(chǎng)分布的影響示意圖；
[0019]圖5是本發(fā)明提供的BNL-PSOI的硅窗口長(zhǎng)為50微米、CPSOI的硅窗口長(zhǎng)為70微米、固定LDMOS晶體管的其他參數(shù)、具有N型硅埋層的部分絕緣層上硅結(jié)構(gòu)對(duì)器件下表面電場(chǎng)分布的影響示意圖；
[0020]圖6是本發(fā)明提供的固定BNL-PSOI LDMOS的其他參數(shù)，改變硅窗口長(zhǎng)度LW對(duì)器件擊穿電壓BV、埋氧層承擔(dān)電壓VI以及襯底承擔(dān)電壓Vsub的影響示意圖；
[0021]圖7是本發(fā)明提供的固定BNL-PSOI LDMOS的其他參數(shù)，改變N型硅埋層的濃度NBNL和厚度tBNL對(duì)器件擊穿電壓的影響示意圖；
[0022]圖8是本發(fā)明提供的固定BNL-PSOI LDMOS的其他參數(shù)，改變N型硅埋層的濃度NBNL對(duì)擊穿狀態(tài)下的漏端縱向電場(chǎng)分布的影響示意圖；
[0023]圖9是本發(fā)明提供的固定BNL-PSOI LDMOS的其他參數(shù)，改變N型硅埋層的厚度tBNL對(duì)擊穿狀態(tài)下的漏端縱向電場(chǎng)分布的影響示意圖；
[0024]圖10是本發(fā)明提供的固定BNL-PSOI LDMOS的其他參數(shù)，在不同N型硅埋層的濃度NBNL和厚度tBNL條件組合下，隨著硅窗口長(zhǎng)度的增加，擊穿電壓與導(dǎo)通電阻的關(guān)系示意圖；
[0025]圖11是本發(fā)明提供的固定LDMOS的其他參數(shù)，兩種PSOI結(jié)構(gòu)的硅窗長(zhǎng)度可變，比較四種器件結(jié)構(gòu)的擊穿電壓和導(dǎo)通電阻的關(guān)系示意圖。
【具體實(shí)施方式】
[0026]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0027]請(qǐng)參照?qǐng)D1，本發(fā)明提供的用于高頻電路的LDMOS晶體管自下而上依次有四層，即襯底層10、部分氧化層20、硅膜層30、器件頂層40，分別描述如下:
[0028](I)襯底層10，摻雜類(lèi)型為P型，摻雜濃度為4X 1014cm-3的硅材料。
[0029](2)部分氧化層20，其中第一部分為硅窗口 21，其摻雜類(lèi)型和濃度與襯底一致，第二部分埋氧層22，采用厚度為3 μπι的二氧化硅。
[0030](3)硅膜層30，所述硅膜層所有區(qū)域都為硅材料，厚度為20 μπι。硅膜層30遠(yuǎn)離所述部分氧化層(圖1中為頂部)左側(cè)為硅體包圍著的源區(qū)31，右側(cè)為漏區(qū)34，硅膜層30與部分氧化層20相鄰的一面，包括與埋氧層相鄰的N型硅埋層35。源區(qū)31、漏區(qū)34、N型硅埋層35之間通過(guò)漂移區(qū)33隔離，溝道由源區(qū)31和漂移區(qū)33之間的硅體提供，溝道長(zhǎng)為
5μ m，漂移區(qū)33與絕緣層32相鄰，源區(qū)31和漏區(qū)34長(zhǎng)5 μ m，摻雜類(lèi)型為N型，摻雜濃度為
2X 1019cm—3;絕緣層32摻雜類(lèi)型為P型，摻雜濃度為I X 1017cm I漂移區(qū)33長(zhǎng)度為90 μ m，摻雜類(lèi)型為N型，摻雜濃度為4X 1014cm_3。
[0031](4)器件頂層40，器件頂層40包括與源區(qū)31相鄰的源電極45，與漏區(qū)34相鄰的漏電極46，位于溝道上方是較薄的柵氧化層41，采用厚度為20nm的二氧化硅，位于漂移區(qū)33上方的是較厚的擴(kuò)展氧化層42，采用厚50nm的二氧化硅，柵氧化層41被柵電極43全部覆蓋，擴(kuò)展氧化層42靠近溝道的一部分才被場(chǎng)板44覆蓋，場(chǎng)板11長(zhǎng)為40 μ m，從而形成梯步柵電極。
[0032]上述晶體管的如下任一參數(shù)均可調(diào):
[0033](I)、源區(qū)31、漏區(qū)34、溝道、漂移區(qū)33長(zhǎng)度可調(diào)；
[0034](2)、源區(qū)21、漏區(qū)34、溝道、漂移區(qū)33、N型硅埋層35、硅窗口 21和襯底層10的慘雜材料、慘雜濃度可調(diào)；
[0035](3)、柵氧化層41、擴(kuò)展氧化層42和埋氧層22的材料、厚度可調(diào)；
[0036](4)、漂移區(qū)33上方的柵電極場(chǎng)板長(zhǎng)度可調(diào)；
[0037](5)、在總器件長(zhǎng)一定時(shí)，其硅窗口 21和埋氧層22的長(zhǎng)度可調(diào)。
[0038]根據(jù)上述信息，本發(fā)明所提出的具有N型硅埋層的BNL-PS01-LDM0S結(jié)構(gòu)的晶體管，在源漏區(qū)、溝道區(qū)、漂移區(qū)和襯底的長(zhǎng)度、材料、摻雜類(lèi)型和摻雜濃度都相同頂層硅膜厚度相同，埋氧層的厚度相同，所有的絕緣氧化物材料參數(shù)都一致的條件下，與傳統(tǒng)的絕緣層上娃的 LDMOS(Convent1nal Silicon-on-1nsulator LDMOS, CS01-LDM0S)、傳統(tǒng)的部分絕緣層上娃 LDMOS(Convent1nal Partial Silicon-on-1nsulator LDM0S，CPS01-LDM0S)以及具有 N 型娃埋層的絕緣層上娃 LDMOS (Buried N-type Layer Si I icon-on-1nsulatorLDM0S, BNL-S01-LDM0S)進(jìn)行了比較。
[0039]其中，本發(fā)明提供的具有BNL-PS01-LDM0S結(jié)構(gòu)的晶體管的性能是基于三維的Sentaurus TCAD軟件模擬研宄得到的，并且模擬仿真研宄中襯底和源端都是接地的。
[0040]實(shí)施例1:BNL-PSOI的硅窗口長(zhǎng)為50 μ m，CPSOI的硅窗口長(zhǎng)為70 μ m，N型硅埋層摻雜濃度為9.2 X 1015cm-3厚度為0.5 μ m，固定LDMOS晶體管的其他參數(shù)，具有N型硅埋層的部分絕緣層上硅結(jié)構(gòu)對(duì)器件漏端縱向電場(chǎng)分布的影響如圖2所示。
[0041]從圖2可看出，具有N型硅埋層的BNL-PSOI結(jié)構(gòu)和BNL-SOI結(jié)構(gòu)可以在埋氧層中引入高電場(chǎng)，從而可以提高器件擊穿電壓。此外，BNL-PSOI引入的電場(chǎng)比BNL-SOI要低約2X 104V/cm或2.6%，這是因?yàn)?空穴在界面上為了保持電性的連續(xù)性會(huì)重新分布。在BNL-SOI中，空穴在硅膜的底部(也即硅/埋氧層界面)會(huì)形成積累分布，但是在BNL-PSOI結(jié)構(gòu)中，這些空穴可以通過(guò)硅窗被驅(qū)趕到襯底，所以漏端下方BNL-SOI的硅/埋氧層界面的空穴數(shù)目要更多一些。但是由于空穴只是少數(shù)載流子，和N型埋層的施主電離雜質(zhì)相比是數(shù)量級(jí)上的差別，所以BNL-PSOI只比BNL-SOI小一點(diǎn)，而并不會(huì)相差很多。
[0042]實(shí)施例2 !BNL-PSOI的硅窗口長(zhǎng)為50 μ m，CPSOI的硅窗口長(zhǎng)為70 μ m，N型硅埋層摻雜濃度為9.2 X 1015cm-3厚度為0.5 μ m，固定LDMOS晶體管的其他參數(shù)，具有N型硅埋層的部分絕緣層上硅結(jié)構(gòu)對(duì)器件漏端縱向電壓分布的影響如圖3所示。
[0043]從圖3可以看出，由于PSOI結(jié)構(gòu)的襯底能分擔(dān)一部分擊穿電壓，而SOI結(jié)構(gòu)的襯底幾乎沒(méi)有承擔(dān)電壓。盡管對(duì)于BNL-PSOI和BNL-SOI，埋氧層承擔(dān)的電壓VI分別為225V和230V，但是BNL-