垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件結(jié)構(gòu)及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件制備技術(shù)領(lǐng)域，具體涉及一種垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件結(jié)構(gòu)及其制備方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路是電子工業(yè)的基礎(chǔ)，人們對(duì)電子工業(yè)的巨大需求，促使該領(lǐng)域的發(fā)展十分迅速。在過(guò)去的幾十年中，電子工業(yè)的迅猛發(fā)展對(duì)社會(huì)發(fā)展及國(guó)民經(jīng)濟(jì)產(chǎn)生了巨大的影響。目前，電子工業(yè)已成為世界上規(guī)模最大的工業(yè)，在全球市場(chǎng)中占據(jù)著很大的份額，產(chǎn)值已經(jīng)超過(guò)了 10000億美元。
[0003]Si CMOS集成電路具有低功耗、高集成度、低噪聲和高可靠性等優(yōu)點(diǎn)，在半導(dǎo)體集成電路產(chǎn)業(yè)中占據(jù)了支配地位。然而隨著集成電路規(guī)模的進(jìn)一步增大、器件特征尺寸的減小、集成度和復(fù)雜性的增加，尤其是器件特征尺寸進(jìn)入納米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步顯現(xiàn)了出來(lái)，限制了 Si集成電路及其制造工藝的進(jìn)一步發(fā)展。盡管微電子學(xué)在化合物半導(dǎo)體和其它新材料方面的研宄及在某些領(lǐng)域的應(yīng)用取得了很大進(jìn)展，但遠(yuǎn)不具備替代硅基工藝的條件。而且根據(jù)科學(xué)技術(shù)的發(fā)展規(guī)律，一種新的技術(shù)從誕生到成為主力技術(shù)一般需要二三十年的時(shí)間。所以，為了滿足傳統(tǒng)性能提高的需要，增強(qiáng)SiCMOS的性能被認(rèn)為是微電子工業(yè)的發(fā)展方向。
[0004]采用應(yīng)變S1、SiGe技術(shù)是通過(guò)在傳統(tǒng)的體Si器件中引入應(yīng)力來(lái)改善迀移率，提高器件性能?？墒构杵a(chǎn)的產(chǎn)品性能提高30%?60%，而工藝復(fù)雜度和成本卻只增加
I%?3 %。對(duì)現(xiàn)有的許多集成電路生產(chǎn)線而言，如果采用應(yīng)變SiGe材料不但可以在基本不增加投資的情況下使生產(chǎn)出來(lái)的Si CMOS集成電路芯片性能明顯改善，而且還可以大大延長(zhǎng)花費(fèi)巨額投資建成的集成電路生產(chǎn)線的使用年限。
[0005]隨著器件特征尺寸進(jìn)入亞50納米階段，在對(duì)應(yīng)變S1、SiGe CMOS平面結(jié)構(gòu)的研宄過(guò)程中也遇到了諸多難題:短溝道效應(yīng)、熱載流子效應(yīng)等使得器件尺寸無(wú)法進(jìn)一步縮小；柵氧化層厚度的減薄導(dǎo)致氧化層擊穿，遂穿電流使閾值電壓漂移；多晶硅耗盡效應(yīng)和多晶硅的電阻對(duì)閾值電壓的影響也越來(lái)越大等，這些都使器件及電路性能無(wú)法繼續(xù)按照摩爾定律的發(fā)展規(guī)律發(fā)展下去，研宄新結(jié)構(gòu)的器件就變的尤為重要。
[0006]現(xiàn)有的主流技術(shù)是以Si材料為主體的CMOS集成電路技術(shù)。隨著集成電路集成度的不斷提高，特征尺寸不斷減小，出現(xiàn)了一系列材料、器件物理、器件結(jié)構(gòu)和工藝技術(shù)等方面的問(wèn)題，尤其是由于體Si材料的空穴迀移率比電子迀移率低，Si CMOS電路的性能在很大程度上受p-MOSFET的制約，限制了器件性能的進(jìn)一步提升。

【發(fā)明內(nèi)容】

[0007]為解決上述問(wèn)題，本發(fā)明提供了一種垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件結(jié)構(gòu)及其制備方法，采用張應(yīng)變Si材料作n-MOSFET溝道，壓應(yīng)變SiGe材料作p-MOSFET溝道，n-MOSFET與p-MOSFET采用垂直層疊結(jié)構(gòu)，二者共用一個(gè)多晶SiGe柵電極，電子和空穴的迀移率均有較大提高，克服傳統(tǒng)Si CMOS技術(shù)迀移率退化對(duì)器件性能提升的限制，提高芯片速度，n-MOSFET與p-MOSFET采用垂直層疊結(jié)構(gòu)，面積比體Si CMOS縮小一半，減小了傳統(tǒng)的Si CMOS技術(shù)版圖上面積，提高了芯片的集成度、速度，增強(qiáng)了電流驅(qū)動(dòng)能力且n-MOSFET與p-MOSFET的層結(jié)構(gòu)設(shè)計(jì)完全一致，二者共用一個(gè)多晶SiGe柵電極，有利于調(diào)節(jié)功函數(shù)和HCMOS的閾值電壓等，為Si基器件和集成電路的高速、高頻化發(fā)展開(kāi)辟新的技術(shù)途徑。
[0008]為實(shí)現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為:
[0009]一種垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件結(jié)構(gòu)，從下往上依次包括硅襯底、弛豫SiGe緩沖層、弛豫5込和(13虛襯底、η + δ摻雜層、弛豫Sitl 7Getl 3間隔層、應(yīng)變Si溝道、弛豫Sia7Gea3中間層、應(yīng)變Si Q.5GeQ.5溝道、弛豫Si Q.7GeQ.3帽層和應(yīng)變Si帽層；弛豫Si 0.7Ge0.3間隔層上左側(cè)設(shè)有源極，右側(cè)設(shè)有漏極，源極和漏極分別位于由應(yīng)變Si溝道、弛豫Sia 7Ge0.3中間層、應(yīng)變Sitl 5Getl 5溝道、弛豫Si Cl7Getl 3帽層和應(yīng)變Si帽層連接而成的立方體結(jié)構(gòu)的兩偵牝應(yīng)變Si帽層上方一側(cè)設(shè)有302層和多晶SiGe柵極。
[0010]為解決上述問(wèn)題，本發(fā)明還提供了一種垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件結(jié)構(gòu)的制備方法，包括如下步驟:
[0011]S1、選取摻雜濃度為I X 115?1X10 16CnT3的P型Si襯底；
[0012]S2、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在硅襯底上生長(zhǎng)弛豫SiGe緩沖層；
[0013]S3、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在S2得到的弛豫SiGe上生長(zhǎng)弛豫Sia7Gea3虛襯底；
[0014]S4、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在S3得到的弛豫Sia7Gea3虛襯底上生長(zhǎng)η+ δ摻雜層；
[0015]S5、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在S4得到的η+ δ摻雜層上生長(zhǎng)弛豫Sitl 7Getl 3間隔層；
[0016]S6、在350?400°C，利用超高真空化學(xué)氣相淀積方法，在S5得到的弛豫Sia7Gea3間隔層上生長(zhǎng)應(yīng)變Si溝道；
[0017]S7、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在S6得到的應(yīng)變Si溝道上，生長(zhǎng)弛豫Sitl 7Getl 3中間層；
[0018]S8、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在S7得到的弛豫Sia7Gea3中間層上生長(zhǎng)應(yīng)變Sia5Gea5溝道；
[0019]S9、在600?800°C，利用超高真空化學(xué)氣相淀積方法，在S8得到的應(yīng)變Sia5Gea5溝道上生長(zhǎng)弛豫Sia7Gea3帽層；
[0020]S10、在350?400°C，利用超高真空化學(xué)氣相淀積方法，在S9得到的弛豫Sia 7Ge0.3帽層上生長(zhǎng)應(yīng)變Si帽層；
[0021]S11、在SlO得到的結(jié)構(gòu)上光刻出有源區(qū)；
[0022]S12、在Sll得到的有源區(qū)中制備出源、漏；
[0023]S13、在S12得到的結(jié)構(gòu)上生長(zhǎng)柵氧；
[0024]S14、在S13得到的結(jié)構(gòu)上制備P+多晶SiGe柵；
[0025]S15、在S14得到的結(jié)構(gòu)上鈍化；
[0026]S16、在S15得到的結(jié)構(gòu)上光刻引線孔；
[0027]S17、在S16得到的結(jié)構(gòu)上進(jìn)行合金工藝；
[0028]S18、在S17得到的結(jié)構(gòu)上光刻引線。
[0029]其中，所述SipxGex緩沖層厚度為1.8 μ m且Ge組分由x = O到x = 0.3緩慢變化的。
[0030]其中，弛豫SiGe作為虛襯底，厚度為0.3 μ m且Ge組分為0.3。
[0031]其中，弛豫Sia7Gea3n+型δ摻雜層厚度為4nm、摻雜濃度為10 18cnT3。
[0032]其中，弛豫Sia7Gea3間隔層厚度為8nm ;應(yīng)變Si溝道層厚度為8nm ;弛豫SiGe中間層厚度為4nm且與弛豫SiGe虛襯底具有相同Ge組分的；應(yīng)變SiGe溝道層厚度為8nm，其中Ge組分為0.5 ;弛豫Sia7Gea3帽層厚度為2nm，應(yīng)變Si帽層厚度為2nm。
[0033]其中，p+多晶SiGe柵的摻雜濃度為10 2°cm_3。
[0034]本發(fā)明具有以下有益效果:
[0035]采用張應(yīng)變Si材料作n-MOSFET溝道，壓應(yīng)變SiGe材料作p-MOSFET溝道，n-MOSFET與p-MOSFET采用垂直層疊結(jié)構(gòu)，二者共用一個(gè)多晶SiGe柵電極，電子和空穴的迀移率均有較大提高，克服傳統(tǒng)Si CMOS技術(shù)迀移率退化對(duì)器件性能提升的限制，提高芯片速度，n-MOSFET與p-MOSFET采用垂直層疊結(jié)構(gòu)，面積比體Si CMOS縮小一半，減小了傳統(tǒng)的Si CMOS技術(shù)版圖上面積，提高了芯片的集成度、速度，增強(qiáng)了電流驅(qū)動(dòng)能力且n-MOSFET與p-MOSFET的層結(jié)構(gòu)設(shè)計(jì)完全一致，二者共用一個(gè)多晶SiGe柵電極，有利于調(diào)節(jié)功函數(shù)和HCMOS的閾值電壓等，為Si基器件和集成電路的高速、高頻化發(fā)展開(kāi)辟新的技術(shù)途徑。
【附圖說(shuō)明】
[0036]圖1為本發(fā)明實(shí)施例一種垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件的工藝流程。
[0037]圖2為本發(fā)明實(shí)施例一種垂直層疊應(yīng)變Si/SiGe異質(zhì)結(jié)CMOS器件的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0038]為了使本發(fā)明的目的及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合實(shí)施例對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明