具有延伸凹陷的間隔體和源極/漏極區(qū)域的晶體管架構(gòu)及其制造方法
【專利說明】
【背景技術(shù)】
[0001]深亞微米工藝節(jié)點(diǎn)(例如，32nm及以上)中的集成電路(IC)設(shè)計(jì)涉及諸多艱巨的挑戰(zhàn)，并且晶體管結(jié)構(gòu)已面臨特別的復(fù)雜狀況，例如關(guān)于實(shí)現(xiàn)低功率性能的那些復(fù)雜狀況。持續(xù)的工藝縮放將趨向于加劇此類問題。
【附圖說明】
[0002]圖1是根據(jù)實(shí)施例配置的集成電路(IC)的橫截面?zhèn)纫晥D。
[0003]圖2是根據(jù)實(shí)施例的在蝕刻圖1的IC之后的橫截面?zhèn)纫晥D。
[0004]圖3是根據(jù)實(shí)施例的在進(jìn)一步蝕刻圖2的IC之后的橫截面?zhèn)纫晥D。
[0005]圖4是根據(jù)實(shí)施例的在進(jìn)一步蝕刻圖3的IC之后的橫截面?zhèn)纫晥D。
[0006]圖5是根據(jù)實(shí)施例的圖4的IC在形成凹陷的間隔體之后的橫截面?zhèn)纫晥D。
[0007]圖6是根據(jù)實(shí)施例的圖5的IC在形成凹陷的源極/漏極(S/D)注入物之后的橫截面?zhèn)纫晥D。
[0008]圖6’是圖6的IC的橫截面透視圖。
[0009]圖6”是沿圖6’中的虛線A— A取得的橫截面視圖。
[0010]圖7是根據(jù)實(shí)施例的圖6的IC在提供層間電介質(zhì)(ILD)填充物并且形成替代金屬柵極(RMG)之后的橫截面?zhèn)纫晥D。
[0011]圖8是根據(jù)實(shí)施例的圖7的IC在形成S/D觸點(diǎn)之后的橫截面?zhèn)纫晥D。
[0012]圖8’是由圖8中所包含的虛線橢圓圈起的部分的展開圖。
[0013]圖9是根據(jù)實(shí)施例配置的實(shí)際的例示性IC的橫截面?zhèn)纫晥D。
[0014]圖10根據(jù)例示性實(shí)施例示出了借助使用所公開的技術(shù)形成的集成電路結(jié)構(gòu)或裝置實(shí)施的計(jì)算系統(tǒng)。
[0015]結(jié)合本文中所述的圖，通過閱讀以下【具體實(shí)施方式】將更好地理解本實(shí)施例的這些和其它特征。在這些圖式中，可用相似編號(hào)表示在各種圖中示出的每一相同或幾乎相同組件。為清楚起見，并非每一組件都可標(biāo)記在每個(gè)圖式中。此外，如將了解，這些圖未必按比例繪制或打算將所述實(shí)施例限于所示具體配置。例如，雖然一些圖通常指示直線、直角和光滑表面，但所公開的技術(shù)的實(shí)際實(shí)施方案可具有不夠完美的直線、直角等，并且一些特征可具有表面拓?fù)浣Y(jié)構(gòu)或以其它方式不光滑，在給出制作工藝的現(xiàn)實(shí)世界限制的情況下。簡言之，僅提供這些圖以顯示例示性結(jié)構(gòu)。
【具體實(shí)施方式】
[0016]公開了用于形成具有延伸凹陷的間隔體和源極/漏極(S/D)區(qū)域的晶體管架構(gòu)的技術(shù)。在一些實(shí)施例中，可(例如)在基于鰭狀物的場效應(yīng)晶體管(finFET)的鰭狀物的頂部中形成凹部，以使得該凹部允許在該finFET中形成相鄰于柵極疊置體的延伸凹陷的間隔體和S/D區(qū)域。在一些情況下，此配置在該鰭狀物的頂部中提供較高電阻路徑，此因此可幫助最小化或以其它方式減小該finFET中的柵致漏極泄漏(GIDL)。在一些實(shí)施例中，可提供對(duì)GIDL的起始的精確調(diào)整。在一些情況下，如本文中所述配置的晶體管架構(gòu)可展示結(jié)漏(Lb)的減小，而同時(shí)呈現(xiàn)閾值電壓(Vt)的增加。在一些實(shí)施例中，所公開的技術(shù)可借助平面和非平面基于鰭狀物的架構(gòu)實(shí)施并且可用于標(biāo)準(zhǔn)金屬氧化物半導(dǎo)體(MOS)和互補(bǔ)MOS(CMOS)工藝流程中。根據(jù)此公開內(nèi)容將顯而易見諸多配置和變型。
[0017]總體概沐
[0018]如先前所指出的，在深亞微米工藝節(jié)點(diǎn)(例如，32nm及以上)中存在諸多可由晶體管引起的困難的問題，這些問題使實(shí)現(xiàn)低功率性能的能力復(fù)雜化。例如，一個(gè)困難的問題是關(guān)于如下事實(shí):金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)通常經(jīng)歷數(shù)種不同類型的電流泄漏(包含柵漏、關(guān)斷狀態(tài)(或亞閾值)電流泄漏和結(jié)漏)，這些電流泄漏中的每一者可消極地影響實(shí)現(xiàn)低功率晶體管性能的能力。在這些各種類型的泄漏中，結(jié)漏是一個(gè)主要泄漏分量，并且柵致漏極泄漏(GIDL)是主要結(jié)漏形式，在基于鰭狀物的場效應(yīng)晶體管(finFET)架構(gòu)的背景中特別如此。
[0019]用以解決結(jié)漏問題的傳統(tǒng)方法包含結(jié)分級(jí)、共同注入優(yōu)化和氧化物厚度控制，但每一解決方法因增加亞閾值(關(guān)斷狀態(tài))泄漏而具有顯著負(fù)面后果。增加氧化物厚度以降低柵漏以短通道控制的損失為代價(jià)出現(xiàn)?？商峁┹^寬柵極長度以降低關(guān)斷狀態(tài)/亞閾值電流泄漏，但不受控制的橫向縮放通常需要關(guān)斷狀態(tài)/亞閾值電流通過閾值電壓(Vt)減小。充分增加^并且補(bǔ)償因氧化物厚度(針對(duì)柵漏)和亞閾值電流(因較短?hào)艠O長度)的增加而導(dǎo)致的短通道控制的損失所需的高暈環(huán)注入劑量通常在晶體管的源極/漏極(S/D)和本體之間形成清晰的摻雜分布剖面。在一些情況下，可通過修改本體/通道和S/D區(qū)域之間的摻雜分布剖面來減輕結(jié)漏，并且可增加Vt以控制短通道效應(yīng)(例如，特別是在其中短?hào)艠O長度產(chǎn)生高關(guān)斷狀態(tài)電流的縮放技術(shù)中、在低功率裝置中)。然而，如與平面架構(gòu)相比，finFET針對(duì)給定暈環(huán)注入劑量通常呈現(xiàn)對(duì)Vt控制的減小的敏感度，因此需要較高注入以增加晶體管^，此又加劇此晶體管架構(gòu)的結(jié)漏性能問題。另一困難的問題涉及如下事實(shí):縮放到較高性能的工藝技術(shù)通常以泄漏為代價(jià)實(shí)現(xiàn)。特定來說，較短?hào)艠O長度需要更多暈環(huán)注入配量來控制短通道行為(關(guān)斷狀態(tài)電流)，并且由此結(jié)漏增加，從而妨礙實(shí)現(xiàn)低功率性能的能力。
[0020]因此，根據(jù)本公開內(nèi)容的實(shí)施例，公開了用于形成具有延伸凹陷的間隔體和源極/漏極(S/D)區(qū)域的晶體管架構(gòu)的技術(shù)。在一些實(shí)施例中，所公開的技術(shù)可(例如)用于接近柵極疊置體、在這些S/D區(qū)域中、在基于鰭狀物的場效應(yīng)晶體管(finFET)的鰭狀物的頂部中形成凹部。同樣，此凹部可允許在該finFET中形成延伸凹陷的間隔體和S/D區(qū)域。在一些情況下，此配置在該鰭狀物的頂部中提供較高電阻路徑(例如，其中GIDL電流通常最主要)，這因此可幫助最小化或以其它方式減小該finFET中的GIDL。
[0021]一般來說，晶體管中的結(jié)漏通常在Vt增加時(shí)增加。然而，在一些實(shí)施例中，通過相鄰于該柵極疊置體在該間隔體和S/D區(qū)域處在該鰭狀物的頂部中引入凹部，該晶體管的Vt可在結(jié)漏無任何增加(或具有原本微不足道的增加)的情況下增加。在一些情況下，如本文中所述配置的晶體管架構(gòu)可展示對(duì)本體(Lb)的泄漏的減小(例如，結(jié)漏的減小)，而同時(shí)呈現(xiàn)增加。例如，在具有硅(Si)鰭狀物的finFET的例示性情況中，可實(shí)現(xiàn)十倍或更大結(jié)漏減小，而同時(shí)提供在約10mV(例如，±25% )的范圍內(nèi)的Vt增加，如與現(xiàn)有架構(gòu)相比。如根據(jù)本公開內(nèi)容將理解的，根據(jù)其它實(shí)施例，所公開的技術(shù)可用于提供其它范圍和子范圍的Lb和V τ改進(jìn)，如針對(duì)給定目標(biāo)應(yīng)用或最終用途所期望的。
[0022]在一些實(shí)施例中，所公開的技術(shù)可用于實(shí)現(xiàn)對(duì)finFET架構(gòu)中的GIDL的起始的精確調(diào)整，這可幫助減小此finFET的結(jié)漏。同樣，在一些實(shí)施例中，如與常規(guī)裝置相比，可在不改變柵極長度的情況下降低結(jié)漏和關(guān)斷狀態(tài)電流，此又可為本文中所公開的技術(shù)和架構(gòu)提供縮放優(yōu)點(diǎn)(例如，如與現(xiàn)有方法相比)。一般來說，根據(jù)一些實(shí)施例，主要(例如)在finFET架構(gòu)(諸如例如三柵極和/或其它三維/非平面晶體管架構(gòu))的背景中論述本文中所公開的技術(shù)。然而，應(yīng)當(dāng)注意，所公開的技術(shù)并不如此僅限于關(guān)于finFET架構(gòu)的實(shí)施方案。例如，在一些其它實(shí)施例中，所公開的技術(shù)可用于最小化或以其它方式減小平面晶體管架構(gòu)中的結(jié)漏。在更一般意義上來說，根據(jù)一個(gè)或多個(gè)實(shí)施例，所公開的技術(shù)可(例如)用于任何標(biāo)準(zhǔn)和/或自定義金屬氧化物半導(dǎo)體(MOS)或互補(bǔ)MOS(CMOS)工藝流程中。
[0023]在一些實(shí)施例中，所公開的技術(shù)可用于提供低功率晶體管架構(gòu)。在一些情況下，此類架構(gòu)可用于多種多樣的應(yīng)用中的任一應(yīng)用(例如片上系統(tǒng)(SoC)應(yīng)用)中、嵌入式段中和/或功率敏感電子裝置(例如移動(dòng)電話、平板計(jì)算機(jī)、筆記本計(jì)算機(jī)和其它便攜式計(jì)算裝置)中。在更一般意義上來說，所公開的技術(shù)和架構(gòu)可用于可能得益于低功率晶體管結(jié)構(gòu)的使用的任一應(yīng)用中。根據(jù)此公開內(nèi)容將顯而易見眾多合適的用途和應(yīng)用。同樣，根據(jù)實(shí)施例，可(例如)由具有包含如本文中所述配置的延伸凹陷的S/D區(qū)域的晶體管架構(gòu)的給定IC或其它裝置的視覺檢測或其它檢查(例如，顯微鏡等)來檢測所公開的技術(shù)的使用。
[0024]方法和架構(gòu)
[0025]圖1-8根據(jù)實(shí)施例示出了集成電路(IC)制作工藝流程。圖1-8中示出的這些視圖中的每一視圖沿實(shí)質(zhì)上正交于柵極(例如，O⑶切口)的橫截面取得?，F(xiàn)轉(zhuǎn)向這些圖，該工藝流程如在圖1那樣開始，圖1是根據(jù)實(shí)施例配置的IC 100的橫截面?zhèn)纫晥D。如圖可見，IC100包含襯底110。襯底110可具有適于(例如)充當(dāng)可在其上構(gòu)建半導(dǎo)體裝置(例如，晶體管)的基礎(chǔ)的任何配置和厚度。在一些情況下，襯底110可被配置為鰭狀物(例如，基于鰭狀物的場效應(yīng)晶體管或finFET架構(gòu)的鰭狀物)。同樣，襯底110可包括多種多樣的材料中的任一材料，這些材料包含:硅(Si);鍺(Ge) ;II1-V材料和/或適于形成IC 100的所期望半導(dǎo)電通道的任一其它導(dǎo)電材料，如根據(jù)本公開內(nèi)容將顯而易見。此外，襯底110可使用多種多樣的工藝中的任一工藝形成，這些工藝包含:晶體生長；化學(xué)氣相沉積(CVD);外延；原子層沉積(ALD)和/或它們的任意組合。用于形成襯底110的其它合適配置、材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)此公開內(nèi)容將顯而易見。
[0026]同樣，如圖1所示出的，在襯底110上方提供虛設(shè)柵極氧化物(DGO)層120。DGO層120可具有任何所期望配置和厚度，并且在一些情況下，可提供在襯底110上方作為實(shí)質(zhì)上保形層。為此，DGO層120可使用多種工藝中的任一種工藝形成，這些工藝包含:熱生長；原子層沉積(ALD);化學(xué)氣相沉積(CVD)和/或它們的任意組合。同樣，在一些實(shí)施例中，DGO層120可包括(例如)氧化物，例如二氧化娃(Si02)和/或氧化鋁(A1203)。然而，DGO層120在材料成分上并不如此受限，如在更一般意義上來說，DGO層120可以是為給定目標(biāo)應(yīng)用或最終用途提供所期望電隔離量的任一絕緣體材料，如根據(jù)本公開內(nèi)容將顯而易見的。如下文參考圖3和圖7所述，并且根據(jù)一些實(shí)施例，DGO層120還可充當(dāng)犧牲層，并且在一些情況下可用作蝕刻停止層(例如，