熱積存(thermal budget)，其賦予了在銅形成后的制造工藝溫度的最高限客頁(temperature ceiling)。
[0035]就集成電路的制造而言，多個銅金屬化的獨特的挑戰(zhàn)之一是缺乏負蝕刻工藝(subtractive etching techniques)。在相對純的狀態(tài)的銅金屬無法如其他金屬如招、銀、鈦等等蝕刻的那么干凈。因此線工藝的后端往往系利用凹槽、填充、和鑲嵌工藝(如平面化、化學(xué)機械研磨(CMP)等等)來與銅金屬化方案配合。雖然鑲嵌工藝增加了其自身的復(fù)雜性，其通?？奢^使用多光阻掩模的負蝕刻來的便宜，而后者可能是相當昂貴的。因此，發(fā)明者系致力于開發(fā)使用最少光阻掩模的后端制程集成電路制造工藝，以減低制造成本。此外，發(fā)明者亦致力于開發(fā)與銅后端金屬化兼容的工藝，為了與使用銅于后端的現(xiàn)有的集成電路代工的兼容性，和利用銅卓越的電特性及低成本的特性。
[0036]在習(xí)知技術(shù)中，半導(dǎo)體存儲器已被制為具有外連接以利于與其他組件(如邏輯組件、處理器、模擬或數(shù)字電路等等)的集成的存儲器芯片。隨著集成芯片制造工藝的進步，合并存儲器-邏輯設(shè)備系被開發(fā)而具有存儲器電路和邏輯電路集成在單一的芯片die)或集成芯片上。芯片上互連層系被利用以電接連該邏輯電路的子集至其他的邏輯電路的子集和存儲器電路，其與用于存儲器邏輯設(shè)備的一般電性概略布局(electrical schematiclayout) 一致。在半導(dǎo)體晶體管、電容、電阻、和類似的組件的背景(context)中，建構(gòu)自這些組件的邏輯電路和存儲器電路通常系制造于后端制程工藝于半導(dǎo)體基板的不同區(qū)域上，且該等金屬線、互連、接觸墊等等系依據(jù)后端制程制造。
[0037]本公開的發(fā)明者已意識到一些存儲器工藝系適合于后端結(jié)構(gòu)的制造。示例包括以薄膜的單體堆(monolithic stack)或半導(dǎo)體層形成雙端存儲器器件。舉例而言，適于后端集成的雙端存儲器器件可包括電阻式存儲器(如電阻式切換存儲器和電阻式隨機存取存儲器等等)、相變化存儲器、導(dǎo)橋式存儲器(conductive-bridging memory)，和其類似者。后端集成存儲器可利于縮小用于存儲器-邏輯芯片的芯片(die)尺寸。舉例而言，比較一下具有40%的表面積配置有前端存儲器電路和40%的表面積配置有前端邏輯電路的半導(dǎo)體芯片(剩下的20%是保留給垂直通孔、接觸墊等等)。借由制造該在后端層之中的存儲器電路，該存儲器電路可被置于(或部分置于)該在該半導(dǎo)體基板上的邏輯電路上，可能地最多減少了 40%的芯片尺寸。這樣的觀念需要存儲器其是與后端層兼容的，包括了材料兼容性、工藝集成兼容性兼容性(如何種的存儲器，或其層可暴露出來，即何種可被蝕刻、停止等等)、和熱兼容性。此外，該存儲器必須匹配性能規(guī)格(如讀/寫時間、符合標的電壓規(guī)格等等)、保持足夠的感測差額(如經(jīng)由緩和泄漏路徑電流)且使用最小的成本。
[0038]本公開的各種實施例提供具有制造于器件的后端層之中的存儲器的集成電路器件。此外，在一些實施例中，該存儲器可與銅后端金屬化兼容，且在后端層之間保持概略距離(schematic distance)，其保持經(jīng)由后端電器模塊提供的層間電容值。再者，該存儲器系可建構(gòu)以緩和泄漏路徑電流，而經(jīng)由使用不多于四個光阻掩模來最小化后端制造工藝的額外的成本。在至少一些實施例中，該存儲器系可使用不多于二個光阻掩模(如存儲器的每個二維層)而被建構(gòu)。因此，本公開可提供低成本、高效能的集成于集成電路的后端金屬層的雙端存儲器，而該集成電路系維持現(xiàn)有的芯片尺寸，保持后端電氣模型、以及與現(xiàn)有的集成電路代工制造方案一致的，即使針對相對敏感的金屬化方案。
[0039]現(xiàn)在參考圖示，圖1描繪出根據(jù)本公開的一個或多個實施例的示例集成電路(IC)器件100的方塊圖。IC器件100可包括半導(dǎo)體基板102，其包括一個或多個形成于其中(或其上)的CMOS器件104。應(yīng)理解的是，在一些實施例中，CMOS器件104可包括p CMOS器件或n CMOS器件。在一些實施例中，CMOS器件104可包括邏輯電路，其包括電阻、電容、電感、時鐘源(clock source (s))、電源、或其他合適的組件其可被制造于基板102之上或之中，或這些組件合適的組合。在基板102之上是一個或多個后端層，其提供導(dǎo)電接觸以電連接CMOS器件104的子集，或電連接IC器件100的組件至外部(如芯片外)的電接觸(未示出)。
[0040]該后端層包括介電層和金屬層。在如圖1所示的一些實施例中，第一介電層，即第一介電106，是位于基板之上。在一些實施例中，第一介電106可選擇低介電系數(shù)(low-k)，或相對低介電系數(shù)的材料。導(dǎo)體108(如延伸入或延伸出頁面的導(dǎo)線)形成接觸墊以及垂直通孔112 (亦見于如于下文之圖7至10)于第一介電106之中。IC器件100的導(dǎo)體108是以銅116填充，然而應(yīng)理解的是，其他合適的金屬化方案也可被使用而與本公開的一個或更多的實施例一致(在某些情況下，如其將由本領(lǐng)域中具通常知識者所理解，或經(jīng)由本文所理解的所示的實施例的變化)。因為銅具有相對高的原子擴散性，且可劣化閘極氧化物材料、低介電系數(shù)材料，擴散減緩內(nèi)襯114系設(shè)置在銅116和第一介電106之間。擴散減緩內(nèi)襯114可選自合適的材料以緩和或避免銅金屬從導(dǎo)體108迀移至第一介電106，或通過第一介電106而至用于CMOS器件104的閘極氧化物，其為一例。擴散減緩內(nèi)襯114可包括鈦、氮化鈦、氮化鉭、鎢、或其他合適的適于緩和或避免銅原子的擴散導(dǎo)電材料、或其適當?shù)慕M合。
[0041]在第一介電106和導(dǎo)體108之上的是阻擋層118。在一些實施例中，阻擋層118可和導(dǎo)體108的銅116物理上的接觸。在一些實施例中，一個或多個層系可置于銅116和阻擋層118之間(如在一些實施例中，擴散減緩內(nèi)襯114可設(shè)置在銅116和阻擋層118之間)。阻擋層118可被選為用以緩和或避免從導(dǎo)體108向上至導(dǎo)體108上的IC器件100的額外的后端層的銅原子的擴散。除了上述者，阻擋層118可包括一組形成在阻擋層118中的導(dǎo)電插塞120。在一些實施例中，導(dǎo)電插塞120系可形成于IC器件100的子集中。舉例而言，該組導(dǎo)電插塞120可位于IC器件100的有效面積的子集(或多個子集)中，其中該有效面積代表CMOS器件104 (可被)制造于上的基板102的可使用表面面積。因此，作為一個示例，該組導(dǎo)電插塞120可位在IC器件100的有效面積的(該等)第一子集，和垂直導(dǎo)電互連(如垂直通孔112)或其他可形成于有效面積的剩余部份的結(jié)構(gòu)。如圖1所示，導(dǎo)電插塞120系形成在阻擋層118之內(nèi)和基板102的右側(cè)上，以及導(dǎo)體108的第二階的垂直通孔112是形成在基板102的左側(cè)上，并至或穿過阻擋層118。
[0042]在一些實施例中，導(dǎo)電插塞120系至少一部份是可以鑲嵌工藝形成。舉例而言，凹槽或通孔可形成于阻擋層118中導(dǎo)電材料。用于導(dǎo)電插塞120的導(dǎo)電材料可被設(shè)置在阻擋層118上并填充該凹槽或通孔。阻擋層118和導(dǎo)電插塞120可被平坦化(如透過CMP工藝)以提供阻擋層118和導(dǎo)電插塞120平滑的上表面。在本公開的一些實施例中，在阻擋層118中的該凹槽或通孔可以負蝕刻工藝形成。在至少一個實施例中，該負蝕刻工藝可以單一的光阻掩模實行。
[0043]在阻擋層118和導(dǎo)電插塞120之上為第二介電層，即第二介電122。存儲器層堆棧124可形成在導(dǎo)電插塞120上，存儲器層堆棧124有一底部電阻式切換層126是與導(dǎo)電插塞120電接觸。此外，存儲器層堆棧124的一個或多個層可具有橫向尺寸(如沿著圖1的X軸方向，其示于該頁的左下方)，如寬度、直徑等等，其是大于在底部電阻式切換層126和導(dǎo)電插塞120的頂表面的接口的導(dǎo)電插塞120的水平尺寸。因此，存儲器堆棧124(或至少底部電阻式切換層126)可覆蓋該導(dǎo)電插塞120的頂表面。
[0044]在一個或多個實施例中，存儲器堆桟124可包括底部電阻式切換層126、頂部電極層、和額外的導(dǎo)體，如頂部導(dǎo)電插塞130。在進一步的實施例中，存儲器堆棧124可被沉積為薄膜并負蝕刻以形成分立的雙端存儲器結(jié)構(gòu)。在一個實施例中，存儲器堆棧124可以單一的光阻掩模蝕刻(除了一使用于如上所討論的導(dǎo)電插塞的凹槽或通孔的第一光阻掩模)。因此，在至少一些已公開的實施例中，導(dǎo)電插塞120和存儲器堆棧124可提供兩個光阻掩模給位于IC器件100的導(dǎo)電層之間的雙端存儲器器件。
[0045]如圖1所描繪的，雙端存儲器器件是經(jīng)由存儲器堆棧124和導(dǎo)電插塞120所形成。舉例而言，導(dǎo)電插塞120可為底部電極，底部切換層126可為非揮發(fā)性存儲器保留層(如儲存信息的一個或多個的數(shù)字位)、頂部電極層128可作為用于雙端存儲器器件的第二電極、以及頂部導(dǎo)電插塞130可具有可選的厚度以電連接頂部電極層128與第二介電122上的第二層導(dǎo)體132A。應(yīng)理解的是，后端金屬化概略一般對金屬層之間的層間距離有嚴謹?shù)目刂?。舉例而言，在導(dǎo)體108和導(dǎo)體的第二層132、132A之間的距離會影響干預(yù)介電層(intervening dielectric layer)的電容。即使是在后端金屬層之間的預(yù)定距離的微小改變，也可能對后端電容造成不利影響，其傷害甚至使IC器件100的電氣模型失效。因此，經(jīng)由形成存儲器堆棧124于導(dǎo)體108和導(dǎo)體的第二層132、132A之間的預(yù)定距離之內(nèi)，該距離和介電電容可以被保留。在一些實施例中，存儲器堆棧124可排除頂部導(dǎo)電插塞130 ;舉例而言，底部切換層126和頂部電極層128可被形成于一合并的厚度以電連接導(dǎo)電插塞120和導(dǎo)體的第二層132、132A的導(dǎo)體132A。在其他實施例中，存儲器堆棧124可包括具有合適的厚度的頂部導(dǎo)電插塞130以連接存儲器堆棧124至導(dǎo)體132A。
[0046]在第二介電和存儲器堆棧124之上，是第三介電層，即第三介電134。該導(dǎo)體的第二層132、132A包括分別具有接觸墊110和垂直通孔112的導(dǎo)體132的集合，和經(jīng)調(diào)整的分別具有接觸墊110的導(dǎo)體132A的集合。導(dǎo)體132的集合系形成于IC器件100的一部份之上，于其中垂直通孔112提供電連接至CMOS器件104和其他器件，如芯片外接觸點等等。經(jīng)調(diào)整的導(dǎo)體132A的集合包括連接至存儲器堆棧124之接觸墊110。該經(jīng)調(diào)整的導(dǎo)體132A的集合可因此利于形成自存儲器堆棧124和導(dǎo)電插塞120的分離的雙端存儲器器件的操作控制。
[0047]在一些實施例中，IC器件100可包括于第三介電134和導(dǎo)體的第二層132、132A之上的額外的介電層和導(dǎo)電層。在一些實施例中，一個或多個介電層可包括各自的存儲器堆棧124和導(dǎo)電插塞120，其產(chǎn)生于IC器件100中的分離的雙端存儲器器件的多個二維數(shù)組，而提供了更高密度的存儲器。在其他的實施例中，該額外的介電層可排除該存儲器單元的數(shù)組，且系被用于互連CMOS器件104，或其他用于IC器件100的合適的目的。
[0048]更一般地參照本公開的內(nèi)容，本公開的各種實施例提供存儲器器件，其可包括非揮發(fā)性雙端存儲器的數(shù)組。適當?shù)碾p端存儲器的示例可包括電阻式存儲器、相變化存儲器、導(dǎo)橋式存儲器、和磁阻式存儲器等等。在一個或多個其他的實施例中，已揭露的存儲器器件可包括揮發(fā)性存儲器，或揮發(fā)性存儲器與非揮發(fā)性存儲器的組合(如揮發(fā)性選擇器件與非揮發(fā)性存儲器串連)
[0049]電阻式存儲器，也稱為電阻式切換存儲器單元(resistive-switching memorycell)或電阻式切換存儲器，如本文所使用，可包括電路組件，其具有導(dǎo)電接觸以及在導(dǎo)電接觸之間的切換區(qū)域。該雙端存儲器器件的切換區(qū)域，于電阻式切換存儲器的背景中，展現(xiàn)了多個穩(wěn)定或半穩(wěn)定的電阻狀態(tài)，各個電阻狀態(tài)具有不同的電阻。此外，該多個狀態(tài)中相應(yīng)的一個系可被形成或激活以響應(yīng)適當?shù)碾娦盘?，其將被施加于兩個導(dǎo)電接觸上。該適當?shù)碾娦盘柨蔀殡妷褐怠㈦娏髦?、電壓或電流極性，或類似者，或為其組合。電阻式切換存儲器器件的示例，雖然并未窮舉，可包括電阻式隨機存取存儲器、相變化存儲器、和磁阻式存儲器。
[0050]電阻式存儲器的一個實施例為電阻或?qū)щ娊z狀存儲器單元(conductivefilamentary memory cell)。借由不例，絲基存儲器單元(filamentary-based memorycell)可包括導(dǎo)電層(如金屬)、p型摻雜娃乘載層(如P型或η型多晶娃、P型或η型多晶硅鍺等等)、電阻式切換層(RSL)、和可被離子化的主動金屬層。在合適的條件下，該主動金屬層可提供形成離子至該電阻式切換層的絲。當該條件被移除時，如電壓被移除時，該離子變成中性的金屬粒子，且被困于該電阻式切換層的結(jié)晶的缺陷之內(nèi)。在各種實施例中，該受困的中性金屬粒子幫助形成導(dǎo)電絲(如響應(yīng)于離子刺激物，像是讀取電壓或其他適于再離子化該中性金屬粒子的刺激物)于該電阻式切換層。
[0051]