]如上所述，在實(shí)施方式4中，從增大布線平面配置方案的自由度，并有效地利用上述實(shí)施方式3中的第一到第三改進(jìn)點(diǎn)的觀點(diǎn)出發(fā)，采用了使輸入用突起電極IBMP的長(zhǎng)度a大于輸出用突起電極OBMP的長(zhǎng)度b這一特征性結(jié)構(gòu)。也就是說(shuō)，使輸入用突起電極IBMP的平面面積，比輸出用突起電極OBMP的平面面積大。通過(guò)采用實(shí)施方式4中的這一特征性結(jié)構(gòu)，還能夠獲得以下的次要效果。下面對(duì)該次要效果進(jìn)行說(shuō)明。
[0240]例如，先看看在輸入用突起電極IBMP的大小和輸出用突起電極OBMP的大小相等的情況。此時(shí)，因?yàn)檩斎胗猛黄痣姌OIBMP的數(shù)量比輸出用突起電極OBMP的數(shù)量少，所以輸入用突起電極IBMP的總面積也比輸出用突起電極OBMP的總面積小。
[0241]形成于半導(dǎo)體芯片CHP2的輸入用突起電極IBMP和輸出用突起電極0ΒΜΡ，具有在將LCD驅(qū)動(dòng)器即半導(dǎo)體芯片CHP2安裝到液晶顯示器件的玻璃基板上時(shí)的連接端子的功能。此時(shí)，輸入用突起電極IBMP的總面積比輸出用突起電極OBMP的總面積小，即:輸入用突起電極IBMP —側(cè)的接合面積比輸出用突起電極OBMP —側(cè)的接合面積小。因此，沿半導(dǎo)體芯片CHP2的長(zhǎng)邊LSl的接合面積(輸入用突起電極IBMP的總面積)便與沿半導(dǎo)體芯片CHP2的長(zhǎng)邊LS2的接合面積(輸出用突起電極OBMP的總面積)不同。結(jié)果，在將半導(dǎo)體芯片CHP2安裝到玻璃基板上時(shí)，便有可能出現(xiàn)位于半導(dǎo)體芯片CHP2的長(zhǎng)邊LSl的接合強(qiáng)度與位于半導(dǎo)體芯片CHP2的長(zhǎng)邊LS2的接合強(qiáng)度產(chǎn)生不平衡，從而導(dǎo)致半導(dǎo)體芯片CHP2和玻璃基板的接合強(qiáng)度下降。
[0242]對(duì)此，再來(lái)看看如實(shí)施方式4所述的，輸入用突起電極IBMP的長(zhǎng)度a大于輸出用突起電極OBMP的長(zhǎng)度b這一特征性結(jié)構(gòu)的情況。此時(shí)，雖然輸入用突起電極IBMP的數(shù)量比輸出用突起電極OBMP的數(shù)量少，但是單個(gè)輸入用突起電極IBMP的尺寸卻比單個(gè)輸出用突起電極OBMP的尺寸大。因此，與使輸入用突起電極IBMP的尺寸和輸出用突起電極OBMP的尺寸相等的情況相比，輸入用突起電極IBMP的總面積與輸出用突起電極OBMP的總面積之差變小。也就是說(shuō)，通過(guò)采用實(shí)施方式4中的特征性結(jié)構(gòu)，能夠減小輸入用突起電極IBMP一側(cè)的接合面積與輸出用突起電極OBMP —側(cè)的接合面積的差。結(jié)果，在將半導(dǎo)體芯片CHP2安裝到玻璃基板上時(shí)，位于半導(dǎo)體芯片CHP2的長(zhǎng)邊LSl的接合強(qiáng)度與位于半導(dǎo)體芯片CHP2的長(zhǎng)邊LS2的接合強(qiáng)度的不平衡得以緩和，從而可提高半導(dǎo)體芯片CHP2和玻璃基板的接合強(qiáng)度。
[0243]此外，實(shí)施方式4中，以Y方向(半導(dǎo)體芯片CHP的短邊方向)的長(zhǎng)度例，就X方向(半導(dǎo)體芯片CHP的長(zhǎng)邊方向)的長(zhǎng)度而言，最好是使輸入用突起電極IBMP的長(zhǎng)度和輸出用突起電極OBMP的長(zhǎng)度一樣長(zhǎng)，或者使輸入用突起電極IBMP的長(zhǎng)度大于輸出用突起電極OBMP的長(zhǎng)度。
[0244]如上所述，通過(guò)采用實(shí)施方式4的特征性結(jié)構(gòu)，既可獲得增加布線平面配置方案的自由度，還可獲得提高半導(dǎo)體芯片CHP2和玻璃基板的接合強(qiáng)度的效果。
[0245]實(shí)施方式4中所公開(kāi)的技術(shù)，不僅適用于上述實(shí)施方式3，還適用于上述實(shí)施方式I和實(shí)施方式2。
[0246](實(shí)施方式5)
[0247]在實(shí)施方式5中，對(duì)形成在輸入用突起電極下層的器件結(jié)構(gòu)進(jìn)行說(shuō)明。圖13所示的是一個(gè)輸入用突起電極IBMPl的圖。在圖13中，將半導(dǎo)體芯片CHP2的長(zhǎng)邊LSl延伸的方向設(shè)定為X方向，將半導(dǎo)體芯片CHP2的短邊方向設(shè)定為Y方向。如圖13所示，輸入用突起電極IBMPl呈長(zhǎng)方形形狀。三條最上層布線TMl?TM3配置在所述輸入用突起電極IBMPl的下層。輸入用突起電極IBMPl通過(guò)埋入開(kāi)口部CNTl的導(dǎo)電材料與最上層布線TMl電連接。下面參考圖14對(duì)如前所述的構(gòu)成的形成在輸入用突起電極IBMPl下層的器件結(jié)構(gòu)進(jìn)行說(shuō)明。
[0248]圖14為沿圖13的A?A線剖開(kāi)的剖面圖，所示的是實(shí)施方式5中的半導(dǎo)體器件結(jié)構(gòu)的剖面圖。在實(shí)施方式5中，例如，如上述實(shí)施方式I中的圖4所示，內(nèi)部電路(例如SRAM2a?2c)形成在輸入用突起電極IBMP的下層。因此，在輸入用突起電極IBMP下層的半導(dǎo)體襯底上，形成有構(gòu)成SRAM2a?2c的η溝道型MISFET、ρ溝道型MISFET。下面，對(duì)在輸入用突起電極IBMP的下層，例如形成有構(gòu)成SRAM2a?2c的η溝道型MISFET、ρ溝道型MISFET的器件結(jié)構(gòu)進(jìn)行說(shuō)明。也就是說(shuō)，實(shí)施方式5中的半導(dǎo)體器件具有η溝道型MISFETQ1、ρ溝道型MISFETQ2。下面對(duì)各個(gè)結(jié)構(gòu)分別進(jìn)行說(shuō)明。
[0249]在半導(dǎo)體襯底IS上形成有隔離元件的元件隔離區(qū)域STI。在被元件隔離區(qū)域STI分割開(kāi)的有源區(qū)域中，形成η溝道型MISFETQ1的區(qū)域(半導(dǎo)體襯底IS內(nèi))中形成ρ型阱PWL，在形成ρ溝道型MISFETQ2的區(qū)域(半導(dǎo)體襯底IS內(nèi))中形成η型阱NWL。
[0250]η溝道型MISFETQ1，在形成于半導(dǎo)體襯底IS內(nèi)的ρ型阱PWL上具有柵極絕緣膜G0X，且在所述柵極絕緣膜GOX上形成有柵電極G1。柵極絕緣膜GOX例如由氧化硅膜形成。為實(shí)現(xiàn)低電阻化，柵電極Gl例如由多晶硅膜PF和硅化鈷膜CS的層疊膜形成。
[0251]但是，柵極絕緣膜GOX并不限于氧化硅膜，而是可進(jìn)行各種變更。例如，可以用氮氧化硅膜(S1N)作柵極絕緣膜G0X。也就是說(shuō)，可以是讓氮析出在柵極絕緣膜GOX和半導(dǎo)體襯底IS的界面處的結(jié)構(gòu)。與氧化硅膜相比，氮氧化硅膜抑制膜中的界面能級(jí)的產(chǎn)生，在降低電子捕獲方面有很好的效果。因此，能夠提高柵極絕緣膜GOX的抗熱載流子特性，從而提高絕緣耐性。而且，與氧化硅膜相比，雜質(zhì)更難以穿過(guò)氮氧化硅膜。因此，通過(guò)采用氮氧化硅膜作柵極絕緣膜G0X，便可以抑制因柵電極中的雜質(zhì)擴(kuò)散到半導(dǎo)體襯底IS —側(cè)所引起的閾值電壓變化。如要形成氮氧化硅膜，只需在例如NO、Ν02或者ΝΗ3等含氮的氣體環(huán)境下進(jìn)行熱處理即可。另外，在半導(dǎo)體襯底IS的表面形成由氧化硅膜構(gòu)成的柵極絕緣膜GOX后，再在含氮的氣體環(huán)境下對(duì)半導(dǎo)體襯底IS進(jìn)行熱處理，讓氮析出在柵極絕緣膜GOX和半導(dǎo)體襯底IS的界面處，也可獲得同樣的效果。
[0252]柵極絕緣膜GOX例如可以由介電常數(shù)比氧化硅膜高的高介電常數(shù)膜構(gòu)成。現(xiàn)有技術(shù)中，從耐絕緣性高、硅?氧化硅界面的電特性、物理特性等穩(wěn)定性?xún)?yōu)的觀點(diǎn)出發(fā)，而采用了氧化硅膜作柵極絕緣膜G0X。但是，隨著元件的細(xì)微化，也要求柵極絕緣膜GOX的膜厚薄膜化。如果以這么薄的氧化硅膜作為柵極絕緣膜G0X，則在MISFET的溝道中流動(dòng)的電子會(huì)隧穿由氧化硅膜形成的阻擋壁而流入柵電極中，即產(chǎn)生所謂的隧道電流。
[0253]因此，高介電常數(shù)膜得到了應(yīng)用，即通過(guò)使用介電常數(shù)比氧化硅膜高的材料，使其在容量相等的情況下，也可增加物理膜厚。采用高介電常數(shù)膜，即使在容量相等的情況下，也可增加物理膜厚，所以可減少漏泄電流。雖然氮化硅膜也是介電常數(shù)比氧化硅膜高的膜，但在實(shí)施方式5中，優(yōu)選使用介電常數(shù)比所述氮化硅膜更高的高介電常數(shù)膜。
[0254]例如，用鉿的氧化物之一即氧化鉿膜(Hf02)作介電常數(shù)比氮化硅膜高的介電常數(shù)膜。但除此以外，還可以使用HfAlO膜(鋁酸鉿膜)、
[0255]HfON膜(氮氧化鉿膜)、HfS1膜(硅酸鉿膜)、HfS1N膜(鉿硅氮氧化物膜)等其它鉿系列絕緣膜來(lái)取代氧化鉿膜。除此以外，還可以使用在這些鉿系列絕緣膜中導(dǎo)入了氧化鉭、氧化銀、氧化鈦、氧化錯(cuò)、氧化鑭、氧化乾等氧化物而形成的給系列絕緣膜。因?yàn)榻o系列絕緣膜與氧化鉿膜一樣，介電常數(shù)比氧化硅膜、氮氧化硅膜高，所以在使用鉿系列絕緣膜時(shí)，也可獲得與使用氧化鉿膜時(shí)一樣的效果。
[0256]在柵電極Gl兩側(cè)的側(cè)壁上，形成有側(cè)壁SW。在所述側(cè)壁SW下的半導(dǎo)體襯底IS內(nèi)形成淺η型雜質(zhì)擴(kuò)散區(qū)域EXl并將之作為半導(dǎo)體區(qū)域。側(cè)壁SW例如由氧化硅膜等絕緣膜形成。在淺η型雜質(zhì)擴(kuò)散區(qū)域EXl的外側(cè)形成有深η型雜質(zhì)擴(kuò)散區(qū)域NR。在所述深η型雜質(zhì)擴(kuò)散區(qū)域NR的表面形成有硅化鈷膜CS。
[0257]側(cè)壁SW是為了使η溝道型MISFETQ1的半導(dǎo)體區(qū)域即源極區(qū)域和漏極區(qū)域成為L(zhǎng)DD結(jié)構(gòu)而形成。也就是說(shuō)，η溝道型MISFETQ1的源極區(qū)域和漏極區(qū)域，由淺η型雜質(zhì)擴(kuò)散區(qū)域EXl和深η型雜質(zhì)擴(kuò)散區(qū)域NR形成。此時(shí)，淺η型雜質(zhì)擴(kuò)散區(qū)域EXl的雜質(zhì)濃度比深η型雜質(zhì)擴(kuò)散區(qū)域NR的雜質(zhì)濃度低。因此，通過(guò)使側(cè)壁SW下的源極區(qū)域和漏極區(qū)域成為低濃度的淺η型雜質(zhì)擴(kuò)散區(qū)域ΕΧ1，便能夠抑制柵電極Gl端部下的電場(chǎng)集中。
[0258]ρ溝道型MISFETQ2在形成于半導(dǎo)體襯底IS內(nèi)的η型阱NWL上具有柵極絕緣膜GOX0柵電極G2形成在所述柵極絕緣膜GOX上。柵極絕緣膜GOX例如由氧化硅膜形成。為實(shí)現(xiàn)低電阻化，柵電極G2例如可由多晶硅膜PF和硅化鈷膜CS的層疊膜形成。此時(shí)，在ρ溝道型MISFETQ2中也一樣，柵極絕緣膜GOX并不限于氧化硅膜，而是可以同η溝道型MISFETQ1一樣使用氮氧化硅膜或介電常數(shù)比氧化硅膜高的高介電常數(shù)膜。
[0259]在柵電極G2兩側(cè)的側(cè)壁上，形成有側(cè)壁SW。在所述側(cè)壁SW下的半導(dǎo)體襯底IS內(nèi)形成淺P型雜質(zhì)擴(kuò)散區(qū)域ΕΧ2并將之作為半導(dǎo)體區(qū)域。側(cè)壁SW例如由氧化硅膜等絕緣膜形成。在淺P型雜質(zhì)擴(kuò)散區(qū)域ΕΧ2的外側(cè)形成有深ρ型雜質(zhì)擴(kuò)散區(qū)域PR。在所述深ρ型雜質(zhì)擴(kuò)散區(qū)域PR的表面形成有硅化鈷膜CS。
[0260]側(cè)壁SW是為了使ρ溝道型MISFETQ2的半導(dǎo)體區(qū)域即源極區(qū)域和漏極區(qū)域成為L(zhǎng)DD結(jié)構(gòu)而形成。也就是說(shuō)，ρ溝道型MISFETQ2的源極區(qū)域和漏極區(qū)域，由淺ρ型雜質(zhì)擴(kuò)散區(qū)域ΕΧ2和深ρ型雜質(zhì)擴(kuò)散區(qū)域PR形成。此時(shí)，淺ρ型雜質(zhì)擴(kuò)散區(qū)域ΕΧ2的雜質(zhì)濃度比深P型雜質(zhì)擴(kuò)散區(qū)域PR的雜質(zhì)濃度低。因此，通過(guò)使側(cè)壁SW下的源極區(qū)域和漏極區(qū)域成為低濃度的淺P型雜質(zhì)擴(kuò)散區(qū)域ΕΧ2，便可抑制柵電極G2端部下的電場(chǎng)集中。
[0261]如上所述，在半導(dǎo)體襯底IS內(nèi)形成有η溝道型MISFETQ1和ρ溝道型MISFETQ2。例如，形成有由氧化硅膜形成的接觸層間絕緣膜CIL，以覆蓋所述η溝道型MISFETQ1和ρ溝道型MISFETQ2。并且，形成有接觸孔以貫穿所述接觸層間絕緣膜CIL。接觸孔以貫穿η溝道型MISFETQ1的源極區(qū)域和漏極區(qū)域、以及貫穿ρ溝道型MISFETQ2的源極區(qū)域和漏極區(qū)域的方式形成。且所述接觸孔內(nèi)形成有柱塞PLGl。例如將鈦/氮化鈦膜(鈦膜和形成在鈦膜上的氮化鈦膜)構(gòu)成的阻障導(dǎo)體膜、鎢膜等填埋在所述接觸孔內(nèi)，即形成柱塞PLG1。
[0262]具體地說(shuō)就是，接觸層間絕緣膜CIL例如通過(guò)臭氧TEOS膜和等離子體TEOS膜的層疊膜形成，其中，臭氧TEOS膜通過(guò)以臭氧和TEOS為原料的熱CVD法形成，等離子體TEOS膜通過(guò)以TEOS為原料的等離子體CVD法形成。此外，也可以在臭氧TEOS膜的下層形成例如由氮化硅膜形成的蝕刻終止膜。
[0263]由TEOS膜形成接觸層間絕緣膜CIL是因?yàn)門(mén)EOS膜對(duì)底層高低差的覆蓋性良好。形成接觸層間絕緣膜CIL的底層為在半導(dǎo)體襯底IS上形成有MISFET的凹凸?fàn)顟B(tài)。也就是說(shuō)，因?yàn)樵诎雽?dǎo)體襯底IS形成有MISFET，所以柵電極形成在半導(dǎo)體襯底IS的表面，并成為具有凹凸?fàn)畹牡讓?。因此，如果不是?duì)有凹凸的高低差具有良好覆蓋性的膜，就無(wú)法很好地填埋細(xì)微的凹凸，從而成為產(chǎn)生空洞等的原因。因此，采用TEOS膜作為接觸層間絕緣膜CIL0理由是:以TEOS為原料的TEOS膜由于在原料即TEOS成為氧化硅膜以前先制作中間體，從而容易在膜表面移動(dòng)，因此對(duì)底層高低差的覆蓋性良好。
[0264]構(gòu)成阻障導(dǎo)體膜的鈦/氮化鈦膜，是為了防止構(gòu)成鎢膜的鎢擴(kuò)散到硅中而設(shè)的膜，可防止在形成所述鎢膜時(shí)對(duì)WF6 (氟化鎢)進(jìn)行還原處理的CVD法中，氟撞擊將影響接觸層間絕緣膜CIL和半導(dǎo)體襯底IS從而造成損傷。
[0265]接著，多層布線形成在已形成有柱塞PLGl的接觸層間絕緣膜CIL上。下面，對(duì)所述多層布線的結(jié)構(gòu)進(jìn)行說(shuō)明。如圖14所示，在形成于接觸層間絕緣膜CIL的柱塞PLGl上形成有第一層布線LI。所述第一層布線LI例如由氮化鈦膜、鋁膜及由氮化鈦膜構(gòu)成的層疊膜等形成。在已形成有第一層布線LI的接觸層間絕緣膜CIL上，形成有覆蓋第一層布線LI的層間絕緣膜IL1。所述層間絕緣膜ILl例如由氧化硅膜形成。在所述層間絕緣膜ILl上形成有到達(dá)第一層布線LI的柱塞PLG2。所述柱塞PLG2也是通過(guò)填埋由鈦/氮化鈦膜構(gòu)成的阻障導(dǎo)體膜、鎢膜等而形成。
[0266]接著，在形成于層間絕緣膜ILl的柱塞PLG2上形成有第二層布線L2。所述第二層布線L2例如由氮化鈦膜、鋁膜及由氮化鈦膜構(gòu)成的層疊膜等形成。在已形成有第二層布線L2的層間絕緣膜ILl上，形成有覆蓋第二層布線L2的層間絕緣膜IL2。所述層間絕緣膜IL2例如由氧化硅膜形成。在所述層間絕緣膜IL2上形成有到達(dá)第二層布線L2的柱塞PLG3。所述柱塞PLG3也是通過(guò)填埋由鈦/氮化鈦膜構(gòu)成的阻障導(dǎo)體膜、鎢膜等而形成。
[0267]在形成于層間絕緣膜IL2的柱塞PLG3上形成有第三層布線L3。所述第三層布線L3例如由氮化鈦膜、鋁膜及由氮化鈦膜構(gòu)成的層疊膜等形成。在已形成有第三層布線L3的層間絕緣膜IL2上，形成有覆蓋第三層布線L3的層間絕緣膜IL3。所述層間絕緣膜IL3例如由氧化硅膜形成。在所述層間絕緣膜IL3上形成有到達(dá)第三層布線L3的柱塞PLG4。所述柱塞PLG4也是通過(guò)填埋由鈦/氮化鈦膜構(gòu)成的阻障導(dǎo)體膜、鎢膜等而形成。
[0268]在形成于層間絕緣膜IL3的柱塞PLG4上形成有第四層布線L4。所述第四層布線L4例如由氮化鈦膜、鋁膜及由氮化鈦膜構(gòu)成的層疊膜等形成。在已形成有第四層布線L4的層間絕緣膜IL3上，形成有覆蓋第四層布線L4的層間絕緣膜IL4。所述層間絕緣膜IL4例如由氧化硅膜形成。在所述層間絕緣膜IL4上形成有到達(dá)第四層布線L4的柱塞PLG5。所述柱塞PLG5也是通過(guò)填埋由鈦/氮化鈦膜構(gòu)成的阻障導(dǎo)體膜、鎢膜等而形成。
[0269]如上所述，形成了多層布線。在實(shí)施方式5中，多層布線盡量由鋁膜形成，但也可由銅膜形成。也就是說(shuō)，第一層布線LI到第四層布線L4由以銅為主體的嵌刻布線形成導(dǎo)電膜。也就是說(shuō)，在各個(gè)層間絕緣膜ILl到層間絕緣膜IL4形成槽以后，再在槽的內(nèi)部及外部形成以銅為主體的導(dǎo)電膜。之后，利用CMP法(化學(xué)機(jī)械研磨法)等對(duì)槽外部的導(dǎo)電膜進(jìn)行研磨，便可使其成為在槽內(nèi)部埋入導(dǎo)電膜的結(jié)構(gòu)。具體地說(shuō)就是，可以由銅(Cu)或銅合金(銅(Cu)與鋁(Al))、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、^!了(Ru)、鈀(Pd)、銀(Ag)、金(Au)、銦(In)、鑭系金屬、婀系金屬等的合金形成。
[0270]層間絕緣膜ILl?IL4也可以由介電常數(shù)比S1F膜更低的低介電常數(shù)膜形成。具體地說(shuō)，層間絕緣膜ILl?IL4可由以下的任意一種膜形成:具有空穴的S1C膜、具有空穴的MSQ膜(即甲基倍半娃氧燒(methyl?silsesqu1xane)，為利用涂布工序形成，且具有Si?C鍵的氧化硅膜或者含碳倍半硅氧烷(silsesqu1xane))、具有空穴的HSQ膜(即含氫倍半娃氧燒(hydrogen?silsesqu1xane)，為利用涂布工序形成，且具有Si?H鍵的氧化娃膜或者含氫倍半娃氧燒(silsesqu1xane))。空穴的尺寸(直徑)例如為Inm左右。[0271 ] 接下來(lái)，在已形成層間絕緣膜IL4的柱塞PLG5上形成有最上層布線TMl、TM2、TM3。所述最上層布線TM1、TM2、TM3，例如由氮化鈦膜、鋁膜及由氮化鈦膜構(gòu)成的層疊膜等形成。在形成有最上層布線TM1、TM2、TM3的層間絕緣膜IL4上，形成有覆蓋最上層布線TM1、TM2、TM3的層間絕緣膜(表面保護(hù)膜)IL5。所述層間絕緣膜IL5由氧化硅膜和形成在氧化硅膜上的氮化硅膜構(gòu)成的層疊膜形成。
[0272]層間絕緣膜IL5上形成有通到最上層布線TMl的開(kāi)口部CNTl，導(dǎo)電材料填埋在所述開(kāi)口部CNTl中。輸入用突起電極IBMPl形成在已形成有開(kāi)口部CNTl的層間絕緣膜IL5上。輸入用突起電極IBMPl由底膜即UBM(Under Bump Metal)膜和形成在所述UBM膜上的金膜形成。UBM膜例如可通過(guò)濺射法形成，如由鈦膜、鎳膜、鈀膜、鈦鎢合金膜、氮化鈦膜或者金膜等單層膜或者層疊膜形成。這里的UBM膜是一種除了具有提高輸入用突起電極IBMPl和表面保護(hù)膜(層間絕緣膜IL5)間的粘結(jié)性的功能以外，還具有抑制或者防止金膜的金屬元素移動(dòng)到多層布線一側(cè)，或者相反地，抑制或防止多層布線的金屬元素移動(dòng)到金膜一側(cè)的功能的膜。
[0273]如上所述，形成了實(shí)施方式5中的半導(dǎo)體器件。此時(shí)，三條最上層布線TM1、TM2、TM3形成在與輸入用突起電極IBMPl平面重合的下層。
[0274]接下來(lái)，對(duì)例如兩個(gè)開(kāi)口部連接在一個(gè)輸入用突起電極IBMP上的結(jié)構(gòu)進(jìn)行說(shuō)明。圖15所示的是一個(gè)輸入用突起電極IBMPl的圖。在圖15中，將半導(dǎo)體芯片CHP2的長(zhǎng)邊LSl延伸的方向定為X方向，將半導(dǎo)體芯片CHP2的短邊方向定為Y