045]此外，在本發(fā)明的描述中，需要理解的是，術語“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底”、“內”、“外”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本發(fā)明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發(fā)明的限制。此外，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個或者更多個該特征。在本發(fā)明的描述中，除非另有說明，“多個”的含義是兩個或兩個以上。
[0046]正如【背景技術】中所介紹的，在半導體器件的制作過程中，通過在兩偏移側墻壁34之間沉積所形成的柵極40的性能不太可靠，易產生缺陷，此外，在同一條件下形成的多個柵極40的性能也不盡相同，導致同一半導體器件上的不同柵極40缺乏一致性，上述各結果均會導致半導體器件的整體性能不穩(wěn)定。本申請的申請人針對上述問題進行研究，提出了一種半導體器件的制作方法。如圖5所示，本申請的半導體器件的制作方法，包括如下步驟:
[0047]提供襯底10并在襯底10上形成偽柵20，進而形成如圖6所示的基體結構，該圖只是示出了襯底10的一部分以及一個偽柵20。上述襯底10可以為單晶硅、絕緣體上硅(SOI)或鍺硅(SiGe)等。作為示例，在本實施例中，選用單晶硅作為襯底10的材料。上述偽柵20可以為多晶硅，形成上述偽柵20的工藝可以為化學氣相沉積、濺射等。在形成上述偽柵20時，還會在偽柵20的頂部形成硬掩膜層21，以避免偽柵20受到后續(xù)工藝(例如離子注入)的損壞。需要說明的是，所提供襯底10的對應偽柵20的位置具有柵極介質層(圖中未示出)，以在偽柵20和襯底10之間形成絕緣層。上述柵極介質層可以為本領域常見的介質材料。優(yōu)選地，柵極介質層為High-K材料，更優(yōu)選為Hf02、HfON和HfS1N中任一種或多種。在該步驟中，還可以在柵極介質層和偽柵20之間可以進一步設置粘附層(圖中未示出)，以提高柵極介質層和偽柵20之間的結合強度。優(yōu)選地，上述粘附層為TiN層。需要注意的是，在形成上述偽柵20之間可以先在襯底10中淺溝槽隔離結構等(圖中未示出)。為了使附圖更簡潔，圖6至圖18所示的基體結構均未繪制剖面線。
[0048]完成上述步驟之后，在偽柵20的兩個側壁上均形成側墻30，進而形成如圖12所示的基體結構。下面詳細說明側墻30的形成過程:
[0049]首先，在圖6所示的基體結構上設置一層偏移側墻壁預備層41，進而形成如圖7所示的基體結構，優(yōu)選采用沉積的方法形成偏移側墻壁預備層41。從該圖中可以看出，偏移側墻壁預備層41覆蓋了硬掩膜層21和襯底10的上表面以及偽柵20的兩個側壁。偏移側墻壁預備層41可以使用氮化硅或二氧化硅的材料，在本申請中使用的是氮化硅。完成上述步驟之后，去除位于硬掩膜層21和襯底10的上表面的偏移側墻壁預備層41，這樣，在偽柵20的兩個側壁上均形成偏移側墻壁34，也就是說偏移側墻壁34為兩個，去除偏移側墻壁34頂部的一部分以降低偏移側墻壁34的高度，進而形成如圖8所示的基體結構，由該圖可以看出，偏移側墻壁34的高度小于偽柵20的高度。上述去除部分偏移側墻壁預備層41以及部分偏移側墻壁34優(yōu)選采用刻蝕的方式進行操作。側墻30的側壁層33位于該側墻30的層間介質層32和偽柵20之間,優(yōu)選地,第一部分位于側壁層33上。
[0050]然后，在每個偏移側墻壁34的外側均形成主側墻層35，進而形成如圖9所示的基體結構，主側墻層35的材料優(yōu)先使用氮化硅。每個偏移側墻壁34與其對應的主側墻層35之間均設置有粘附層36，粘附層36能夠提高偏移側墻壁34與主側墻層35的連接強度，也就是說，主側墻層35更穩(wěn)定的固定在偏移側墻壁34的外側。形成主側墻層35以及粘附層36的具體操作在現(xiàn)有技術中比較常見，在此不再詳述。由上述內容可知，主側墻層35包括偏移側墻壁34、粘附層36和主側墻層35，也就是說，在偽柵20的任一側壁上依次形成偏移側墻壁34、粘附層36和主側墻層35。側壁層33的偏移側墻壁34位于該側壁層33的主側墻層35和偽柵20之間，優(yōu)選地，偏移側墻壁34的高度小于粘附層36的高度，第一部分位于粘附層36上。由于粘附層36的硬度比較低，因此，對粘附層36進行刻蝕比較容易。
[0051 ] 形成主側墻層35之后，在位于每個主側墻層35的外側的偽柵20上進行離子注入以形成源漏極42，進而形成如圖10所示的基體結構。同時，還可以在源漏極42上形成金屬硅化物層(圖中未示出)，以降低源漏極42和上方器件之間的接觸電阻。形成上述金屬硅化物的工藝可以為自對準金屬硅化物工藝，及利用濺射或沉積方法，形成覆蓋在源漏極42上方的鈷、鈦或鎳等金屬層，然后利用進行快速高溫處理使金屬與源漏極42中的襯底10反應，形成金屬硅化物層。
[0052]源漏極42以及金屬硅化物層形成之后，在圖10所示的基體結構上設置一層層間介質層32，進而形成如圖11所示的基體結構，優(yōu)選采用沉積的方法形成層間介質層32。由該圖可以看出，層間介質層32的頂部凹凸不平，此外，層間介質層32比較厚，層間介質層32的厚度(也可稱為高度)大于偽柵20的高度。層間介質層32優(yōu)選采用二氧化硅。層間介質層32能夠隔離相鄰的偽柵20，并且同時隔離源漏極42和之后形成的互聯(lián)層。
[0053]形成層間介質層32之后，對層間介質層32進行平坦化處理，進而形成如圖12所示的基體結構，在此過程中，硬掩膜層21被去除，從該圖中可以看出，主側墻層35的高度、偽柵20的高度以及層間介質層32的厚度相等。
[0054]上述步驟實施之后，即在偽柵20的兩個側壁上均形成側墻30，也就是說，側墻30包括層間介質層32和側壁層33。該層間介質層32與側壁層33能夠形成良好的界面結合，避免在去除偽柵20'的過程中側壁層33發(fā)生剝離。
[0055]形成側墻30之后，去除偽柵20的第二部分，第二部分的所在位置22位于偽柵20的背離襯底10的一側，也就是說，第二部分的所在位置22位于偽柵20的頂部。偽柵20被去除第二部分之后的剩余部分的高度小于側墻30的高度，進而形成如圖13所示的基體結構，從該圖中可以看出，偽柵20的剩余部分的高度分別小于偏移側墻壁34的高度、主側墻層35的高度以及粘附層36的高度。當然，偽柵20的剩余部分的高度只要小于偏移側墻壁34的高度、主側墻層35的高度以及粘附層36的高度三者之一即可。在圖13所示的基體結構中，偽柵20的剩余部分的頂部可以為下一步操作提供基準。上述主側墻層35可以為本領域常見的介質材料，例如SiN或S1N等，形成上述主側墻層35的工藝包括但不限于采用化學氣相沉積、濺射等。需要注意的是，在形成上述主側墻層35之前，可以在偏移側墻壁34上形成PSR側壁層，并在相鄰PSR側壁層之間的襯底10中形成應變硅層，從而形成PMOS晶體管。此時，主側墻層35形成于PSR側壁層上。
[0056]去除偽柵20的第二部分之后，對兩個側墻30進行擴口處理，優(yōu)選地，對兩個側墻30之間的柵極形成空間的遠離襯底10的一側進行擴口處理，進而形成如圖14所示的基體結構。當然，也可以對柵極形成空間的整體進行擴口處理，使得兩個側墻30之間的間隙全部擴大。從圖14中可以看出，兩個側墻30之間的開口位置被擴大，也就是說，兩個側墻30至少在遠離襯底10的位置處的間隙變大，因此，形成柵極的工藝窗口變大，在兩個側墻30之間形成柵極時，用于形成柵極的離子會更容易且更均勻地進入兩個側墻30之間，從而使形成的柵極的性能更好更穩(wěn)定，缺陷更少。此外，多個變大之后的工藝窗口在同一條件下形成的多個柵極的性能也基本相同，提高了該多個柵極的一致性。上述結果均會使得半導體器件的整體性能更穩(wěn)定。
[0057]進行擴口處理的步驟進一步包括:去除每個側墻30的第一部分，以使兩個側墻30之間的部分間隙變大，其他間隙不變，第一部分的所在位置31位于對應的側墻30的背離襯底10的一側，也就是側墻30的頂部。當然，作為可行的方案，也可以去除兩個側墻30中一個側墻30的第一部分，同樣使兩個側墻30之間的部分間隙變大，第一部分的所在位置31位于對應的側墻30的背離襯底10的一側。作為可行的方案，也可以通過上述兩種方式使兩個側墻30之