一種半導體器件的制造方法、半導體器件和電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體技術(shù)領(lǐng)域，具體而言涉及一種半導體器件的制造方法、半導體器件和電子裝置。
【背景技術(shù)】
[0002]在半導體技術(shù)領(lǐng)域中，對于鰭型場效應晶體管(FinFET)，NMOS與PMOS通常需要不同的功函數(shù)層-金屬柵極疊層結(jié)構(gòu)，以滿足長溝道器件的閾值電壓的要求。
[0003]隨著溝道長度縮小到14nm或10nm，形成金屬柵極時的間隙填充變成了一個大問題。為提高良率，需要簡化上述的NMOS與PMOS采用不同的功函數(shù)金屬柵極疊層結(jié)構(gòu)的技術(shù)方案，使NMOS與PMOS采用相同的功函數(shù)層-金屬柵極的疊層結(jié)構(gòu)，即，采用單一的功函數(shù)層-金屬柵極的疊層結(jié)構(gòu)。
[0004]目前，有幾種簡化“多種功函數(shù)層-金屬柵極(mult1-WFMG)工藝”的方法用于半導體器件的制造。其中一個方法是:先通過外延生長法在PMOS區(qū)形成鍺硅(SiGe)溝道，然后使用單一的功函數(shù)金屬柵極疊層結(jié)構(gòu)(single WFMG stack),這可以實現(xiàn)多種功函數(shù)金屬柵極疊層結(jié)構(gòu)的功能。還有一種方法是:先形成單一的功函數(shù)金屬柵極疊層結(jié)構(gòu)，然后在單一的功函數(shù)金屬柵極疊層結(jié)構(gòu)內(nèi)進行離子注入(注入As、Al)來調(diào)節(jié)NMOS或PMOS的功函數(shù)，從而實現(xiàn)多種功函數(shù)金屬柵極疊層結(jié)構(gòu)的功能。
[0005]然而，上述第一種方法需要進行鍺硅溝道外延工藝，而外延工藝的相關(guān)工藝非常不易于控制。上述第二種方法則存在難以控制閾值電壓失配的問題，會導致閾值電壓隨機波動。
[0006]由此可見，上述兩種采用單一的功函數(shù)金屬柵極疊層結(jié)構(gòu)的半導體器件的制造方法，均在某些方面難以滿足實際生產(chǎn)的需要。為解決這一問題，有必要提出一種新的半導體器件的制造方法、半導體器件和電子裝置。

【發(fā)明內(nèi)容】

[0007]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導體器件的制造方法、半導體器件和電子裝置。
[0008]在本發(fā)明的一個實施例中，提供一種半導體器件的制造方法，所述方法包括:
[0009]步驟SlOl:提供半導體襯底，在所述半導體襯底的NMOS區(qū)和PMOS區(qū)形成鰭型結(jié)構(gòu)；
[0010]步驟S102:在所述半導體襯底上形成位于所述鰭型結(jié)構(gòu)兩側(cè)的淺溝槽隔離；
[0011]步驟S103:通過離子注入工藝在位于所述PMOS區(qū)的所述鰭型結(jié)構(gòu)內(nèi)注入鍺原子，以形成用于調(diào)節(jié)PMOS的功函數(shù)的鍺硅層；
[0012]步驟S104:在所述PMOS區(qū)和所述NMOS區(qū)形成包括功函數(shù)層與金屬柵極的疊層結(jié)構(gòu)。
[0013]可選地，在所述步驟S103中，所述離子注入工藝采用高溫高束流離子注入機完成。
[0014]可選地，在所述步驟S103中，所述離子注入工藝的溫度為300-400°C。
[0015]可選地，所述步驟S103包括:
[0016]步驟S1031:在所述半導體襯底上形成覆蓋所述NMOS區(qū)且暴露所述PMOS區(qū)的硬掩膜；
[0017]步驟S1032:利用所述硬掩膜進行離子注入，在位于所述PMOS區(qū)的所述鰭型結(jié)構(gòu)內(nèi)注入鍺原子以形成鍺硅層。
[0018]可選地，在所述步驟S1032中，所述離子注入從位于所述PMOS區(qū)的所述鰭型結(jié)構(gòu)的兩側(cè)分別依次進行。
[0019]可選地，在所述步驟S103中，在所述步驟S1032之后還包括步驟S1033:
[0020]進行熱氧化工藝處理，以提高鍺原子在位于所述PMOS區(qū)的所述鰭型結(jié)構(gòu)內(nèi)靠近表面的位置的濃度。
[0021]可選地，所述步驟S102包括:
[0022]步驟S1021:在所述半導體襯底上沉積介電材料；
[0023]步驟S1022:通過CMP工藝去除所述介電材料高于所述鰭型結(jié)構(gòu)的部分，以形成淺溝槽隔離；
[0024]步驟S1023:對所述淺溝槽隔離進行回刻蝕，以暴露出所述鰭型結(jié)構(gòu)的至少一部分側(cè)壁。
[0025]可選地，所述沉積采用的方法為可流動的化學氣相沉積法。
[0026]可選地，在所述步驟SlOl中，形成所述鰭型結(jié)構(gòu)的方法包括刻蝕法。
[0027]可選地，在所述步驟S104中，所述疊層結(jié)構(gòu)在所述NMOS區(qū)與所述PMOS區(qū)的結(jié)構(gòu)相同。
[0028]在本發(fā)明的另一個實施例中，提供了一種半導體器件，該半導體器件包括半導體襯底以及位于所述半導體襯底的NMOS區(qū)與PMOS區(qū)的鰭型結(jié)構(gòu)，還包括位于所述PMOS區(qū)的所述鰭型結(jié)構(gòu)內(nèi)部的用于調(diào)節(jié)PMOS的功函數(shù)的鍺硅層。
[0029]可選地，所述鍺硅層位于所述PMOS區(qū)的所述鰭型結(jié)構(gòu)的內(nèi)部靠近表面的位置。
[0030]可選地，所述半導體器件還包括位于所述半導體襯底之上且位于所述鰭型結(jié)構(gòu)的兩側(cè)的淺溝槽隔離。
[0031]可選地，所述半導體器件還包括位于PMOS區(qū)與NMOS區(qū)的包括功函數(shù)層與金屬柵極的疊層結(jié)構(gòu)，其中，所述疊層結(jié)構(gòu)在所述NMOS區(qū)與所述PMOS區(qū)的結(jié)構(gòu)相同。
[0032]在本發(fā)明的再一個實施例中，提供一種電子裝置，該電子裝置包括如上所述的半導體器件。
[0033]本發(fā)明的半導體器件的制造方法，通過對位于PMOS區(qū)的鰭型結(jié)構(gòu)進行離子注入形成鍺硅層，可以實現(xiàn)對PMOS的功函數(shù)的調(diào)整，有利于提高器件的性能和良率。本發(fā)明的半導體器件，采用前述方法制造，因而相對于現(xiàn)有技術(shù)具有更好的性能。本發(fā)明的電子裝置，采用了前述的半導體器件，因而同樣具有上述優(yōu)點。
【附圖說明】
[0034]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0035]附圖中:
[0036]圖1A至IE為本發(fā)明實施例一的半導體器件的制造方法的相關(guān)步驟形成的結(jié)構(gòu)的首丨J視圖;
[0037]圖2為本發(fā)明實施例一的半導體器件的制造方法的一種示意性流程圖；
[0038]圖3為本發(fā)明實施例二的半導體器件的一種剖視圖；
[0039]圖4為本發(fā)明實施例三的電子裝置一種結(jié)構(gòu)示意圖。
【具體實施方式】
[0040]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0041]應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0042]應當明白，當元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接至『或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。應當明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0043]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征