一種半導體器件及其制造方法、電子裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子
目.ο
【背景技術】
[0002]在下一代集成電路的制造工藝中，對于互補金屬氧化物半導體(CMOS)的柵極的制作，通常采用后柵極(gate-last)工藝。典型的后柵極工藝的過程包括:首先，在半導體襯底上形成偽柵極結構，所述偽柵極結構通常由自下而上層疊的界面層、高k介電層、覆蓋層(capping layer)和犧牲柵電極層構成；然后，在偽柵極結構的兩側形成柵極間隙壁結構，之后去除偽柵極結構中的犧牲柵電極層；接著，在留下的溝槽內依次沉積功函數(shù)金屬層(workfunct1n metal layer)、阻擋層(barrier layer)和浸潤層(wetting layer);最后進行金屬柵(通常為鋁)的填充。采用上述工藝制作的晶體管結構通常稱為高k介電層/金屬柵晶體管。
[0003]經過相關電性能的測試，通過上述工藝過程形成的高k介電層/金屬柵晶體管的電學參數(shù)發(fā)生退化，造成其電性能的下降。
[0004]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內容】

[0005]針對現(xiàn)有技術的不足，本發(fā)明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有包括自下而上層疊的高k介電層、覆蓋層和犧牲柵電極層的偽柵極結構；在所述半導體襯底上形成層間介電層，覆蓋所述偽柵極結構；蝕刻去除所述偽柵極結構中的犧牲柵電極層，得到柵溝槽；對所述柵溝槽內的覆蓋層實施遠端等離子體預處理，以修復前述蝕刻對所述覆蓋層造成的損傷；沉積金屬柵極材料層，以完全填充所述柵溝槽。
[0006]在一個示例中，形成于所述半導體襯底上的晶體管為PMOS時，所述預處理為第一遠端等離子體處理；形成于所述半導體襯底上的晶體管為NMOS時，所述預處理為依次實施的第二遠端等離子體處理和第三遠端等離子體處理。
[0007]在一個示例中，所述第一遠端等離子體處理所使用的氣體為N2和H2的混合物，其中，H2在所述混合物中的濃度比例大于20%，氣體的總流量為1000SCCm-5000SCCm，溫度大于250°C，壓力大于0.0Torr。
[0008]在一個示例中，所述第一遠端等離子體為微波等離子體或射頻等離子體。
[0009]在一個示例中，所述第二遠端等離子體處理所使用的氣體為N2和H2的混合物，其中，H2在所述混合物中的濃度比例為4% -40%，氣體的總流量為100sccm-3000sccm，溫度為150°C -300°C，壓力為0.5Torr-3.0Torr，所述第二遠端等離子體處理去除殘留于所述覆蓋層的表面上的由前述蝕刻產生的聚合物；所述第三遠端等離子體處理所使用的氣體為N2,流量為 100sccm-3000sccm，溫度為 150°C _300°C。
[0010]在一個示例中，實施所述預處理之后，還包括執(zhí)行濕法清洗的步驟，以去除所述柵溝槽內的蝕刻殘留物和雜質，所述濕法清洗的清洗液為稀釋的氫氟酸。
[0011]在一個示例中，在所述高k介電層和所述半導體襯底之間形成有界面層，在所述偽柵極結構的兩側形成有側壁結構，在所述側壁結構兩側的半導體襯底中形成有源/漏區(qū)，在所述源/漏區(qū)的頂部形成有自對準硅化物。
[0012]在一個示例中，形成所述層間介電層之后，還包括執(zhí)行第一化學機械研磨的步驟，直至露出所述偽柵極結構的頂部；沉積所述金屬柵極材料層之后，還包括執(zhí)行第二化學機械研磨的步驟，直至露出所述層間介電層的頂部。
[0013]在一個示例中，沉積所述金屬柵極材料層之前，還包括在所述柵溝槽的側壁和底部依次形成功函數(shù)設定金屬層、阻擋層和浸潤層的步驟。
[0014]在一個實施例中，本發(fā)明還提供一種采用上述方法制造的半導體器件。
[0015]在一個實施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述半導體器件。
[0016]根據本發(fā)明，可以有效提升形成的高k介電層/金屬柵晶體管的電性能，例如，可以將NMOS的TDDB指標提高五倍。
【附圖說明】
[0017]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0018]附圖中:
[0019]圖1A-圖1F為根據本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0020]圖2為根據本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖。
【具體實施方式】
[0021]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0022]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的半導體器件及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0023]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0024]通過現(xiàn)有的后柵極(gate-last)工藝形成的高k介電層/金屬柵晶體管的電學參數(shù)會發(fā)生退化，進而造成其電性能的下降。產生此現(xiàn)象的原因可能是:在去除偽柵極結構中的犧牲柵電極層時，位于犧牲柵電極層下方的覆蓋層(capping layer)受到一定程度的損傷，導致后續(xù)形成的適用于NMOS的功函數(shù)設定金屬層中的Al容易擴散入位于覆蓋層下方的高k介電層，進而造成經時介電層擊穿(TDDB)指標數(shù)值的嚴重下降，同時，后續(xù)形成的適用于PMOS的功函數(shù)設定金屬層中的Al也會容易擴散入位于覆蓋層下方的高k介電層，導致高k介電層和半導體襯底之間的界面特性變差，進而造成PMOS部分的負偏壓溫度不穩(wěn)定性測試指標的惡化，例如柵電流增大、閾值電壓負向漂移、亞閾值斜率減小、跨導和漏電流變小等。
[0025][示例性實施例一]
[0026]參照圖1A-圖1F，其中示出了根據本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0027]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，半導體襯底100選用單晶硅材料構成。在半導體襯底100中形成有隔離結構101，作為示例，隔離結構101為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。隔離結構101將半導體襯底100分為不同的晶體管區(qū)，作為示例，在本實施例中，隔離結構101將半導體襯底100分為PMOS區(qū)和NMOS區(qū)。在半導體襯底100中還形成有各種阱(well)結構，為了簡化，圖示中予以省略。
[0028]在半導體襯底100上形成有偽柵極結構102，作為一個示例，偽柵極結構102可包括自下而上依次層疊的高k介電層102a、覆蓋層102b和犧牲柵電極層102c。高k介電層102a的k值(介電常數(shù))通常為3.9以上，其構成材料可以為氧化鉿、氧化鉿硅、氮氧化鉿石圭、氧化鑭、氧化錯、氧化錯娃、氧化鈦、氧化鉭、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化招等，特別優(yōu)選的是氧化鉿、氧化鋯和氧化鋁。覆蓋層102b可以抑制后續(xù)形成的金屬柵極結構中的金屬柵極材料(通常為鋁)向高k介電層102a中的擴散，其構成材料可包括氮化鈦和氮化鉭。犧牲柵電極層102c的材料可包括多晶硅。作為另一個示例，在高k介電層102a和半導體襯底100之間還形成有界面層，為了簡化，圖示中予以省略。界面層可以改善高k介電層102a與半導體襯底100之間的界面特性，其構成材料可包括硅氧化物(S1x)。形成以上各層可以采用本領域技術人員所熟習的各種適宜的工藝技術，例如采用熱氧化工藝形成界面層，米用化學氣相沉積工藝形成高k介電層102a和犧牲柵電極層102c,米用物理氣相沉積工藝、化學氣相沉積工藝或原子層沉積工藝形成覆蓋層102b。
[0029]此外，作為示例，在偽柵極結構102的兩側形成有側壁結構103，其中，側壁結構103至少包括氧化物層和/或氮化物層。形成側壁結構103的方法為本領域技術人員所公知，在此不再加以贅述。
[0030]在側壁結構103兩側的半導體襯底100中形成有源/漏區(qū)，在所述源/漏區(qū)的頂部形成有自對準硅化物，為了簡化，圖示中予以省略。需要說明的是，也可以選擇在PMOS區(qū)和NMOS區(qū)分別形成第一金屬柵極結構和第二金屬柵極結構之后，再在層間介電層中形成接觸孔之后于所述接觸孔的底部形成所述自對準硅化物。
[0031]接著，如圖1B所示，在半導體襯底100上形成層間介電層105，覆蓋偽柵極結構102和側壁結構103。然后，執(zhí)行化學機械研磨，直至露出偽柵極結構102的頂部。在形成層間介電層105之前，還可以在半導體襯底100上形成接觸孔蝕刻停止層104，覆蓋偽柵極結構102和側壁結構103。采用本領域技術人員所熟習的各種適宜的工藝分別形成接觸孔蝕刻停止層104和層間介電層105，例如，采用共形沉積工藝形成接觸孔蝕刻停止層104，采用化學氣相沉積工藝形成層間介電層105，其中，接觸孔蝕刻停止層104的材料可選擇氮化硅(SiN)，層間介電層105的材料可選擇氧化物。
[0032]接著，如圖1C所示，蝕刻去除位于PMOS區(qū)的偽柵極結構102中的犧牲柵電極層102c，得到第一柵溝槽106。采用傳統(tǒng)工藝完成對犧牲柵電極層102c的去除，例如干法蝕刻或濕法蝕刻，其中，干法蝕刻所使用的蝕刻氣體可以為氟基、氯基或溴基氣體，濕法蝕刻所使用的腐蝕液可以為四甲基氫氧化銨溶液(TMAH)。在實施所述去除之前，形成圖案化的光刻膠層，以僅遮蔽NMOS區(qū)；在實施所述去除之后，采用灰化工藝去除所述光刻膠層。
[0033]接下來，對露出的覆蓋層102b實施第一遠端等離子體處理，以修復前述蝕刻對覆蓋層102b造成的損傷。所述第一遠端等離子體可以為微波等離子體、射頻等離子體等。作為示例，在本實施例中，第一遠端等離子體處理所使用的氣體為N2和H2的混合物，其中，H2在所述混合物中的濃度比例大于20%，氣體的總流量為1000SCCm-5000SCCm，溫度大于250°C,壓力大于0.9Torr,其中，sccm代表立方厘米/分鐘，Torr代表毫米萊柱。
[0034]然后，執(zhí)行濕法清洗過程，以