具有突變隧穿結(jié)的pnin/npip型utb-soi tfet及制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET及制備方法。
【背景技術(shù)】
[0002]集成電路(Integrated Circuit,簡(jiǎn)稱(chēng)IC)技術(shù)遵循“Moore定律”的發(fā)展進(jìn)入了納米尺度，來(lái)自短溝道效應(yīng)、寄生效應(yīng)以及量子隧穿等問(wèn)題的挑戰(zhàn)使得傳統(tǒng)的微電子器件技術(shù)越來(lái)越難以滿(mǎn)足IC技術(shù)持續(xù)發(fā)展的要求，特別是日益嚴(yán)重的功耗問(wèn)題，已經(jīng)成為延續(xù)“Moore定律”的最大瓶頸。
[0003]隧穿場(chǎng)效應(yīng)晶體管(TunnelingField Effect Transistor,簡(jiǎn)稱(chēng) TFET)米用帶帶隧穿物理機(jī)制，使其亞閾擺幅突破傳統(tǒng)MOSFET亞閾擺幅極限值KT/q的限制，在低功耗領(lǐng)域具有廣闊的應(yīng)用前景。但是，目前大多數(shù)TFET器件是由柵控PIN 二極管構(gòu)成，通過(guò)柵電壓調(diào)節(jié)本征區(qū)(Intrinsic，簡(jiǎn)稱(chēng)I區(qū))表面載流子面密度及其相應(yīng)的能帶結(jié)構(gòu)，控制載流子隧穿幾率，實(shí)現(xiàn)器件工作狀態(tài)的改變。由于半導(dǎo)體材料帶帶隧穿幾率低，其驅(qū)動(dòng)電流較MOSFET低幾個(gè)數(shù)量級(jí)。另外，TFET器件的亞閾值斜率相對(duì)于理論值退化，仍需繼續(xù)減小。

【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有硅基TFET器件驅(qū)動(dòng)電流小以及亞閾值斜率相對(duì)于理論值退化的問(wèn)題，本發(fā)明提出一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET及制備方法，可有效提高TFET器件的驅(qū)動(dòng)電流以及降低亞閾斜率，同時(shí)保持低的泄漏電流。
[0005]本發(fā)明提出的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET，其結(jié)構(gòu)如圖3所示。該TFET器件與傳統(tǒng)TFET器件結(jié)構(gòu)的主要區(qū)別是在其P區(qū)和I區(qū)(I區(qū)和N區(qū))之間有一高摻雜的N型(P型)薄層。
[0006]具體地，本發(fā)明實(shí)施例提出的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET的制備方法，包括步驟:
步驟a、選取UTB-SOI襯底；
步驟b、在所述UTB-SOI襯底上形成淺溝槽隔離；
步驟C、在所述UTB-SOT襯底上的指定位置處光刻形成漏區(qū)圖形，采用帶膠離子注入工藝形成漏區(qū)；
步驟d、在所述UTB-SOI襯底上異于所述指定位置處采用干法刻蝕工藝形成源區(qū)溝槽；步驟e、采用傾斜離子注入工藝向所述源區(qū)溝槽靠近所述漏區(qū)的側(cè)壁注入離子，形成薄層摻雜區(qū)，且所述薄層摻雜區(qū)的摻雜類(lèi)型異于所述源區(qū)的摻雜類(lèi)型；
步驟f、在所述源區(qū)溝槽內(nèi)淀積本征硅材料，并同時(shí)進(jìn)行原位摻雜形成源區(qū)；所述源區(qū)的摻雜濃度高于所述漏區(qū)的摻雜濃度；
步驟g、在所述UTB-SOI襯底的頂層硅表面形成柵介質(zhì)層和前柵極層，采用干法刻蝕工藝形成前柵； 步驟h、光刻引線窗口，淀積金屬，光刻引線，形成源區(qū)、漏區(qū)、前柵金屬引線，以形成所述具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET。
[0007]此外，本發(fā)明又一實(shí)施例提出的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-S0ITFET,由上述實(shí)施例的具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET的制備方法制得。
[0008]本發(fā)明在漏區(qū)通過(guò)帶膠離子注入工藝制備，有助于形成緩變摻雜濃度梯度的本征區(qū)/漏區(qū)結(jié)，可有效抑制TFET器件中的雙極效應(yīng)；N型/P型薄層通過(guò)刻蝕源區(qū)溝槽并利用傾斜離子注入工藝制備，有助于獲得較薄的N型/P型薄層，可有效降低工藝難度；源區(qū)通過(guò)在刻蝕的源區(qū)溝槽內(nèi)選擇性外延淀積填充的工藝制備，能夠精確限定的隧穿結(jié)面積，同時(shí)采用原位摻雜，有助于形成陡峭摻雜濃度梯度的隧穿結(jié)和摻雜均勻的源區(qū)，可有效的提高器件驅(qū)動(dòng)電流及降低亞閾斜率；
由上可知，本發(fā)明實(shí)施例制備的具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET，其漏區(qū)通過(guò)帶膠離子注入工藝制備，該工藝有助于形成緩變摻雜濃度梯度的本征區(qū)/漏區(qū)結(jié)，可有效抑制TFET器件中的雙極效應(yīng)；其N(xiāo)型/P型薄層通過(guò)刻蝕源區(qū)溝槽并利用傾斜離子注入工藝制備，有助于獲得較薄的N型/P型薄層，可有效降低工藝難度；其源區(qū)通過(guò)在刻蝕的源區(qū)溝槽內(nèi)選擇性外延淀積填充的工藝制備，該工藝能夠提供精確限定的隧穿結(jié)面積，同時(shí)采用原位摻雜，有助于形成具有陡峭摻雜濃度梯度的隧穿結(jié)和摻雜均勻的源區(qū)，可有效的提高器件驅(qū)動(dòng)電流以及降低亞閾斜率。另外，本發(fā)明制備的具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET采用UTB-SOI襯底、雙柵結(jié)構(gòu)，高K柵介質(zhì)層、限定的源區(qū)和漏區(qū)摻雜等方法，可進(jìn)一步提高器件的性能，有望在低功耗領(lǐng)域得到采用，有較高的實(shí)用價(jià)值。
[0009]通過(guò)以下參考附圖的詳細(xì)說(shuō)明，本發(fā)明的其它方面和特征變得明顯。但是應(yīng)當(dāng)知道，該附圖僅僅為解釋的目的設(shè)計(jì)，而不是作為本發(fā)明的范圍的限定，這是因?yàn)槠鋺?yīng)當(dāng)參考附加的權(quán)利要求。還應(yīng)當(dāng)知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說(shuō)明此處描述的結(jié)構(gòu)和流程。
【附圖說(shuō)明】
[0010]下面將結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行詳細(xì)的說(shuō)明。
[0011]圖1為本發(fā)明實(shí)施例的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET的制備方法流程圖；
圖2a-圖2i為本發(fā)明實(shí)施例的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET的制備方法不意圖；以及
圖3為本發(fā)明實(shí)施例的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0012]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說(shuō)明。
[0013]實(shí)施例一
請(qǐng)參見(jiàn)圖1，圖1為本發(fā)明實(shí)施例的一種具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET的制備方法流程圖，該制備方法包括如下步驟: (a)選取超薄體絕緣層上娃(Ultra-Thin-Body-Silicon-On-1nsulator,簡(jiǎn)稱(chēng)UTB-S0I)襯底；
(b)在UTB-SOI襯底上形成淺溝槽隔離；
(c)在UTB-SOT襯底上的指定位置處光刻形成漏區(qū)圖形，采用帶膠離子注入工藝形成漏區(qū)；
(d)在UTB-SOI襯底上異于該指定位置處采用干法刻蝕工藝形成源區(qū)溝槽；
(e)采用傾斜離子注入工藝向源區(qū)溝槽靠近漏區(qū)的側(cè)壁注入離子，形成薄層摻雜區(qū)，且薄層摻雜區(qū)的摻雜類(lèi)型異于源區(qū)的摻雜類(lèi)型；
(f)在源區(qū)溝槽內(nèi)淀積本征硅材料，并同時(shí)進(jìn)行原位摻雜形成源區(qū)；源區(qū)的摻雜濃度高于漏區(qū)的摻雜濃度；
(g)在UTB-SOI襯底的頂層硅表面形成柵介質(zhì)層和前柵極層，采用干法刻蝕工藝形成前柵；
(i)光刻引線窗口，淀積金屬，光刻引線，形成源區(qū)、漏區(qū)、前柵金屬引線，以形成具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET。
[0014]優(yōu)選地，在步驟(g)之后，還包括步驟(X):在UTB-SOI襯底的底層硅表面形成背柵極層，刻蝕形成背柵。其中，可以選擇采用在超薄體全耗盡型絕緣層上硅(Ultra-Thin-Body Silicon-On-1nsulator,簡(jiǎn)稱(chēng) UTB-S0I)襯底底層娃上淀積背柵極層，光刻和刻蝕形成背柵。相應(yīng)地，步驟(i)包括:光刻引線窗口，淀積金屬，光刻引線，形成源區(qū)、漏區(qū)、前柵、背柵金屬引線，以形成具有突變隧穿結(jié)的PNIN/NPIP型UTB-SOI TFET0對(duì)于步驟(X)，具體可以包括如下步驟:(Xl)在UTB-SOI襯底背面淀積金屬；(x2)光