不同接觸窗。接觸窗特征的位置與配置是為了布線，包括將摻雜區(qū)或柵極電連接至金屬層。接觸窗的幾何結(jié)構(gòu)可根據(jù)實際布局需要而設(shè)計為各種不同結(jié)構(gòu)。在一個實例中，針對一般接觸窗功能，SRAM存儲單元的多個接觸窗為矩形。在一個實例中，接觸窗布線至第一金屬層中相應(yīng)的金屬線。在另一個實例中，設(shè)計一個或多個接觸窗為第一方向上的共享接觸窗。
[0049]參考圖3a_3b，其中，圖3a為本發(fā)明實施例的SRAM存儲陣列中上拉晶體管的測試結(jié)構(gòu)俯視圖，圖3b本發(fā)明實施例的SRAM存儲陣列的上拉晶體管的測試電路圖。
[0050]具體地，通過改變切割道內(nèi)上拉晶體管的金屬連接來實現(xiàn)本發(fā)明的測試結(jié)構(gòu)。該測試結(jié)構(gòu)布局來源于SRAM存儲陣列中上拉晶體管的布局，沒有對有源區(qū)和金屬布線層進(jìn)行任何修改。
[0051]如圖3a所示,所述測試結(jié)構(gòu)包括第一焊盤padl,第二焊盤pad2,第三焊盤pad3和第四焊盤pad4。其中所述第一焊盤padl通過多個矩形接觸窗與所述第一側(cè)300a的多個上拉晶體管的漏極電連接。所述第二焊盤pad2通過多個共享接觸窗與所述第一側(cè)300a的多個上拉晶體管的源極電連接。所述第三焊盤pad3通過多個共享接觸窗與所述第二側(cè)300b的多個上拉晶體管的源極電連接。所述第四焊盤pad4通過多個矩形接觸窗與所述第二側(cè)300b的多個上拉晶體管的漏極電連接。示例性地，第一側(cè)300a的多個上拉晶體管的個數(shù)為4個，第二側(cè)300b的多個上拉晶體管的個數(shù)為4個。
[0052]每側(cè)上拉晶體管的個數(shù)還可以是其他適合的數(shù)量，例如每側(cè)分別包括5個上拉晶體管，如圖3b所示。第一焊盤padl與第一側(cè)的5個上拉晶體管的漏極電連接。第二焊盤pad2與所述第一側(cè)的5個上拉晶體管的源極電連接，并與第二側(cè)的5個上拉晶體管的柵極電連接。第三焊盤pad3與所述第二側(cè)的5個上拉晶體管的源極電連接，并與第一側(cè)的5個上拉晶體管的柵極電連接。第四焊盤pad4與第二側(cè)的5個上拉晶體管的漏極電連接。
[0053]綜上所述，根據(jù)本發(fā)明的測試結(jié)構(gòu)，其具有兩個功能:
[0054]一、可以用作測試上拉晶體管的漏電流、斷開或短路路徑的測試結(jié)構(gòu)；
[0055]二、可以用于測試上拉晶體管WAT數(shù)據(jù)(例如:Idsat/Vt/1ff)的測試結(jié)構(gòu)。
[0056]通過本發(fā)明的測試結(jié)構(gòu)，有效監(jiān)控上拉晶體管的電性能。
[0057]實施例二
[0058]本實施例提供一種采用實施例一中的測試結(jié)構(gòu)的測試方法，所述測試方法適用于監(jiān)控所述長鏈?zhǔn)缴侠w管組300的短路路徑和漏電流。
[0059]繼續(xù)參考圖3b，具體地，在測試時，斷開任意兩個焊盤，連接剩余的兩個焊盤。
[0060]在一個示例中，斷開所述第一焊盤Padl和所述第四焊盤Pad4，連接所述第二焊盤Pad2和所述第三焊盤Pad3來測試柵極是否短路。
[0061]在一個示例中，斷開所述第二焊盤Pad2和所述第四焊盤Pad4，連接所述第一焊盤Padl和所述第三焊盤Pad3測試柵極是否短路。
[0062]在一個示例中，斷開所述第三焊盤Pad3和所述第四焊盤Pad4，連接所述第一焊盤Padl和所述第二焊盤Pad2測試位于所述第一側(cè)300a的多個上拉晶體管的源-漏路徑是否短路。
[0063]在一個示例中，斷開所述第一焊盤Padl和所述第二焊盤Pad2，連接所述第三焊盤Pad3和所述第四焊盤Pad4測試位于所述第二側(cè)300b的多個上拉晶體管的源-漏路徑是否短路。
[0064]通過上述方法，可實現(xiàn)對上拉晶體管短路路徑的測試，還可以實現(xiàn)對漏電流的測試。
[0065]實施例三
[0066]本實施例提供一種采用實施例一中的測試結(jié)構(gòu)的測試方法，所述測試方法適用于獲得所述長鏈?zhǔn)缴侠w管組的晶圓允收測試的數(shù)據(jù)，例如，Idsat/Vt/1ff值。
[0067]繼續(xù)參考圖3b，具體地，將所述第一焊盤Padl作為漏極，所述第二焊盤Pad2作為源極，所述第三焊盤Pad3作為柵極，對所述第一側(cè)300a的多個上拉晶體管進(jìn)行測試，獲得所述晶圓允收測試的數(shù)據(jù)。所述第一側(cè)的多個上拉晶體管的個數(shù)為5。
[0068]在一個示例中，將所述第四焊盤Pad4作為漏極，所述第三焊盤Pad3作為源極，所述第二焊盤Pad2作為柵極，對所述第二側(cè)300b的多個上拉晶體管進(jìn)行測試，獲得所述晶圓允收測試的數(shù)據(jù)。所述第二側(cè)的多個上拉晶體管的個數(shù)為5。
[0069]之后直接計算多個上拉晶體管的晶圓允收測試的數(shù)據(jù)的平均值，用以監(jiān)控所述第一側(cè)300a和所述第二側(cè)300b的上拉晶體管的是否失配。
[0070]綜上所述，采用本發(fā)明實施例的測試方法，用于測量并聯(lián)的多個上拉晶體管的Idsat/Vt/1ff值，還可對第一側(cè)和第二側(cè)的上拉晶體管進(jìn)行分別測試，可很好的監(jiān)控兩側(cè)上拉晶體管是否失配。
[0071]本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【主權(quán)項】
1.一種用于監(jiān)控SRAM存儲陣列中上拉晶體管的測試結(jié)構(gòu)，包括長鏈?zhǔn)缴侠w管組，所述長鏈?zhǔn)缴侠w管組由位于所述長鏈?zhǔn)缴侠w管組第一側(cè)的多個上拉晶體管和位于與所述第一側(cè)相對的第二側(cè)的多個上拉晶體管組成，其中，位于同一側(cè)的上拉晶體管并聯(lián)，位于不同側(cè)的上拉晶體管的源極和柵極順序電連接，其特征在于，還包括第一焊盤、第二焊盤、第三焊盤和第四焊盤，其中， 所述第一焊盤與所述第一側(cè)的多個上拉晶體管的漏極電連接； 所述第二焊盤與所述第一側(cè)的多個上拉晶體管的源極電連接； 所述第三焊盤與所述第二側(cè)的多個上拉晶體管的源極電連接； 所述第四焊盤與所述第二側(cè)的多個上拉晶體管的漏極電連接。2.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于，所述第一焊盤、所述第二焊盤、所述第三焊盤和所述第四焊盤位于切割道內(nèi)。3.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于， 通過多個矩形接觸窗將所述第一焊盤與所述第一側(cè)的多個上拉晶體管的漏極電連接; 通過多個共享接觸窗將所述第二焊盤與所述第一側(cè)的多個上拉晶體管的源極電連接; 通過多個共享接觸窗將所述第三焊盤通過多個矩形接觸窗與所述第二側(cè)的多個上拉晶體管的源極電連接； 通過多個共享接觸窗將所述第四焊盤與所述第二側(cè)的多個上拉晶體管的漏極電連接。4.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于，所述第一側(cè)的多個晶體管的個數(shù)為4或5個,所述第二側(cè)的多個晶體管的個數(shù)為4或5個。5.根據(jù)權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于，所述測試結(jié)構(gòu)布局取決于所述長鏈?zhǔn)缴侠w管組的布局。6.一種基于權(quán)利要求1-5所述的測試結(jié)構(gòu)的測試方法，所述測試方法適用于監(jiān)控所述長鏈?zhǔn)缴侠w管組的短路路徑和漏電流和/或用于獲得所述長鏈?zhǔn)缴侠w管組的晶圓允收測試的數(shù)據(jù)。7.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，斷開所述第一焊盤和所述第四焊盤，連接所述第二焊盤和所述第三焊盤來測試柵極是否短路。8.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，斷開所述第二焊盤和所述第四焊盤，連接所述第一焊盤和所述第三焊盤測試柵極是否短路。9.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，斷開所述第三焊盤和所述第四焊盤，連接所述第一焊盤和所述第二焊盤測試位于所述第一側(cè)的多個上拉晶體管的源-漏路徑是否短路。10.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，斷開所述第一焊盤和所述第二焊盤，連接所述第三焊盤和所述第四焊盤測試位于所述第二側(cè)的多個上拉晶體管的源-漏路徑是否短路。11.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，所述晶圓允收測試的數(shù)據(jù)包括Idsat/Vt/1ffο12.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，將所述第一焊盤作為漏極，所述第二焊盤作為源極，所述第三焊盤作為柵極，對所述第一側(cè)的多個上拉晶體管進(jìn)行測試，獲得所述晶圓允收測試的數(shù)據(jù)。13.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，將所述第四焊盤作為漏極，所述第三焊盤作為源極，所述第二焊盤作為柵極，對所述第二側(cè)的多個上拉晶體管進(jìn)行測試，獲得所述晶圓允收測試的數(shù)據(jù)。14.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，計算所述晶圓允收測試的數(shù)據(jù)的平均值，用以監(jiān)控所述第一側(cè)和所述第二側(cè)的上拉晶體管是否失配。
【專利摘要】本發(fā)明提供一種用于監(jiān)控SRAM存儲陣列中上拉晶體管的測試結(jié)構(gòu)，包括長鏈?zhǔn)缴侠w管組，所述長鏈?zhǔn)缴侠w管組由位于所述長鏈?zhǔn)缴侠w管組第一側(cè)的多個上拉晶體管和位于與所述第一側(cè)相對的第二側(cè)的多個上拉晶體管組成，其中，位于同一側(cè)的上拉晶體管并聯(lián)，位于不同側(cè)的上拉晶體管的源極和柵極順序電連接，還包括第一焊盤、第二焊盤、第三焊盤和第四焊盤，所述第一焊盤與所述第一側(cè)的多個上拉晶體管的漏極電連接；所述第二焊盤與所述第一側(cè)的多個上拉晶體管的源極電連接；所述第三焊盤與所述第二側(cè)的多個上拉晶體管的源極電連接；所述第四焊盤與所述第二側(cè)的多個上拉晶體管的漏極電連接。通過本發(fā)明的測試結(jié)構(gòu)，有效監(jiān)控上拉晶體管的電性能。
【IPC分類】G01R31/02, H01L23/544
【公開號】CN105140214
【申請?zhí)枴緾N201410243329
【發(fā)明人】王楠, 王媛, 李煜, 王穎倩
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2015年12月9日
【申請日】2014年6月3日