具有在集成電路的不同層上的讀/寫端口和訪問邏輯單元的三維(3d)存儲單元的制作方法
【專利說明】具有在集成電路的不同層上的讀/寫端口和訪問邏輯單元的三維(3D)存儲單元
[0001]優(yōu)先權申請
[0002]本申請要求享有于2013年3月15日遞交的、名稱為“THREE-D頂ENS10NAL(3D)MEMORY CELL SEPARAT1N AMONG 3D INTEGRATED CIRCUIT (IC) TIERS, AND RELATED 3DINTEGRATED CIRCUITS (3DICS)，3DIC PROCESSOR CORES, AND METHODS”的美國臨時專利申請序列號N0.61/800, 220的優(yōu)先權，故以引用方式將其全部內容并入本文。
[0003]本申請還要求享有于2013年7月11日遞交的、名稱為“THREE-D頂ENS10NAL(3D)MEMORY CELL SEPARAT1N AM0NG3D INTEGRATED CIRCUIT (IC) TIERS, AND RELATED 3DINTEGRATED CIRCUITS (3DICS)，3DIC PROCESSOR CORES, AND METHODS, ” 的美國專利申請序列號N0.13/939，274的優(yōu)先權，故以引用方式將其全部內容并入本文。
技術領域
[0004]概括地說，本公開內容的技術涉及三維(3D)集成電路(IC) (3DIC)以及它們供處理器內核(包括中央處理單元(CPU)內核和其它數(shù)字處理器內核)的使用。
【背景技術】
[0005]在基于處理器的架構中，存儲結構用于數(shù)據(jù)存儲。存儲結構的一個例子是寄存器。寄存器是作為處理單元(例如，中央處理單元(CPU)或者其它數(shù)字處理器)的一部分的、可用的小量存儲裝置。寄存器用于臨時地存儲數(shù)據(jù)，作為由算術邏輯單元(ALU)進行的指令執(zhí)行的一部分。寄存器具有比主存儲器更快的訪問時間。通過對指令的操作將來自存儲器(例如，高速緩存存儲器)的數(shù)據(jù)加載到寄存器中以用于執(zhí)行算術運算和操作。存儲在寄存器中的經(jīng)操作的數(shù)據(jù)往往通過相同的指令或后續(xù)的指令被存儲回主存儲器中。
[0006]寄存器堆(register file)是處理單元中的處理寄存器的陣列。寄存器堆在處理器操作中起著關鍵的作用，因為寄存器堆通常是基于處理器的系統(tǒng)中最繁忙的儲存單元。現(xiàn)代的基于集成電路的寄存器堆通常通過具有多個端口的高速靜態(tài)隨機存取存儲器(SRAM)的方式來實現(xiàn)?；赟RAM的寄存器堆具有專用的讀和寫端口，以提供更快的讀和寫訪問，而普通的多端口的SRAM通過相同的端口來共享讀和寫訪問。
[0007]寄存器堆具有若干個能夠影響它們的性能的特征。例如，提供較大的寄存器堆要求集成電路(IC)中大的覆蓋區(qū)面積。較大的覆蓋區(qū)面積會增加寄存器堆的訪問延遲。較大的覆蓋區(qū)面積還會增加外圍邏輯單元面積并且產(chǎn)生針對圍繞寄存器堆放置的其它組件的重新時序弧(retiming arc)。多個供應電壓軌可以用于提供足夠的電壓來避免因靜態(tài)噪聲容限(SNM)和讀/寫(R/W)噪聲容限(RWNM)不足而引起存儲位中的無意翻轉。如果在寄存器堆內提供多個電源供應軌以便能夠單獨供應并降低用于SRAM讀訪問端口的供應電壓，則針對寄存器堆將要求IC中的額外面積。在多核處理單元中(例如在許多常規(guī)計算機中所使用的)加劇了這些問題中的許多問題。

【發(fā)明內容】

[0008]本文所公開的實施例包括三維(3D)集成電路(IC) (3DIC)層中的3D存儲單元分離。還公開了相關的3DIC、3DIC處理器內核和方法。在本文所公開的實施例中，存儲塊的存儲讀訪問端口從存儲單元中分離到3DIC的不同層中。3DIC實現(xiàn)了更高的器件封裝密度、更低的互連延遲和更低的成本。以此方式，可以針對讀訪問端口和存儲單元提供不同的供應電壓，以便能夠降低用于讀訪問端口的供應電壓。因此可以提供存儲單元中改進的靜態(tài)噪聲容限(SNM)和讀/寫(R/W)噪聲容限(RWNM)。還可以避免在未分離的存儲塊內提供多個電源供應軌，其中在未分離的存儲塊內提供多個電源供應軌增加了面積。
[0009]在這方面，在一個實施例中，公開了一種3D存儲塊。所述3D存儲塊包括:存儲單元，其設置在3DIC的第一層中。所述3D存儲塊還包括:至少一個讀訪問端口，其設置在所述3DIC的第二層中，所述至少一個讀訪問端口被配置為提供對所述存儲單元的讀訪問。所述3D存儲塊還包括:至少一個單片式層間通孔(MIV)，所述至少一個MIV將所述至少一個讀訪問端口親合到所述存儲單元。
[0010]在另一個實施例中，公開了一種3D存儲塊。所述3D存儲塊包括:存儲單元，其設置在3DIC的第一層中。所述3D存儲塊還包括:至少一個用于讀取的單元，其設置在所述3DIC的第二層中，所述至少一個用于讀取的單元被配置為提供對所述存儲單元的讀訪問。所述3D存儲塊還包括:至少一個MIV，所述至少一個MIV將所述至少一個用于讀取的單元親合到所述存儲單元。
[0011]在另一個實施例中，公開了一種形成3D存儲塊的方法。所述方法包括形成3DIC的第一層。所述方法還包括:在所述3DIC的所述第一層內形成存儲單元。所述方法還包括形成所述3DIC的第二層。所述方法還包括:在所述3DIC的第二層內形成至少一個讀訪問端口，所述至少一個讀訪問端口被配置為提供對所述存儲單元的讀訪問。所述方法還包括通過至少一個MIV將所述至少一個讀訪問端口親合到所述存儲單元。
【附圖說明】
[0012]圖1A是示例性的常規(guī)寄存器堆的框圖；
[0013]圖1B是具有多個讀和寫端口的示例性的常規(guī)寄存器堆的框圖；
[0014]圖2是示例性的常規(guī)四位寄存器的簡要示意圖；
[0015]圖3A是具有單個內核的示例性集成電路(IC)的簡要框圖；
[0016]圖3B是具有多個內核的示例性IC的簡要框圖；
[0017]圖4是具有跨越三維(3D) IC(3DIC)的多個層分布的寄存器的示例性單片式3DIC的簡要框圖；
[0018]圖5是具有跨越3DIC的多個層分布的寄存器的示例性3DIC的橫截面視圖；以及
[0019]圖6是可以包括圖4或圖5的寄存器的、示例性的基于處理器的系統(tǒng)的框圖。
【具體實施方式】
[0020]現(xiàn)在參考附圖，描述了本公開內容的若干個示例性的實施例。本文使用詞語“示例性的”來表示“用作示例、實例或說明”。本文中被描述為“示例性的”任何實施例不一定解釋為比其它實施例優(yōu)選或有利。
[0021]【具體實施方式】中所公開的實施例包括三維(3D)集成電路(IC) (3DIC)層中的3D存儲單元分離。還公開了相關的3DIC、3DIC處理器內核和方法。在本文所公開的實施例中，存儲塊的存儲讀訪問端口從存儲單元中分離到3DIC的不同層中。3DIC實現(xiàn)了更高的器件封裝密度、更低的互連延遲和更低的成本。以此方式，可以針對讀訪問端口和存儲單元提供不同的供應電壓，以便能夠降低用于讀訪問端口的供應電壓。因此可以提供存儲單元中的靜態(tài)噪聲容限(SNM)和讀/寫(R/W)噪聲容限(RWNM)。還可以避免在未分離的存儲塊中提供多個電源供應軌，其中在未分離的存儲塊中提供多個電源供應軌增加了面積。
[0022]單片式3DIC提供了額外的自由度來針對高密度和低功率設計重新組織邏輯系統(tǒng)。寄存器堆(其無疑是最繁忙的儲存單元)起著連接邏輯運算單元的重要作用。本公開內容提供了一種寄存器堆內核單元設計，其中位或反相位(bitb)信號連接到3DIC的至少兩層中的晶體管