改善低介電常數(shù)材質(zhì)Kink缺陷的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體蝕刻工藝技術(shù)領(lǐng)域，尤其涉及一種改善低介電常數(shù)材質(zhì)Kink缺陷的方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體器件特征尺寸的減小，在55/40納米以下節(jié)點(diǎn)的半導(dǎo)體后段工藝中，半導(dǎo)體后段銅制程取代鋁制程，同時(shí)低介電常數(shù)材質(zhì)(硅，氧，碳，氫元素組成的S1CH的黑鉆石(black diamond, BD);氮摻雜的碳化娃(N doped SiC, NDC)等)取代傳統(tǒng)的氧化娃成為主流工藝。由于低介電常數(shù)材質(zhì)的多孔率,材質(zhì)疏松等特性,蝕刻過程中同向性受到嚴(yán)重挑戰(zhàn)，即等離子體在垂直向下蝕刻的同時(shí)，在側(cè)向上會(huì)對(duì)介電層造成損傷。在傳統(tǒng)的金屬掩模板一體化刻蝕(MHM A1 etch)工藝中，由于氧化硅材質(zhì)的特殊性，其受同向性刻蝕影響較小(即側(cè)向刻蝕速率較小)，而低介電常數(shù)材質(zhì)受同向性刻蝕影響很大(即側(cè)向刻蝕速率較大)，因此在第一介電層(Low-K)和第二介電層(氧化硅)的交界處會(huì)形成一個(gè)顯著的缺陷，稱之為“Kink”，它會(huì)嚴(yán)重影響后續(xù)金屬阻擋層(barrier)及Cu的填充效果，進(jìn)而形成空洞(Void)，影響良率。
[0003]如圖1所不，102為阻擋層、105為金屬掩膜層、106為頂部氧化層，由于第一介電層103的材質(zhì)為低介電常數(shù)材料，其受同向性刻蝕影響很大(側(cè)向刻蝕速率較大)，而第二介電層104的材質(zhì)為氧化硅，其受同向性刻蝕影響較小(側(cè)向刻蝕速率較小)，因此在刻蝕形成金屬溝槽的同時(shí)形成Kink缺陷107，由于該Kink缺陷107較為顯著，進(jìn)而嚴(yán)重影響后續(xù)阻擋層及Cu的填充效果，進(jìn)而形成空洞(Void)，影響良率。
[0004]因此，如何找到一種有效改善低介電常數(shù)材質(zhì)Kink缺陷的方法成為本領(lǐng)域技術(shù)人員致力研究的方向。
[0005]中國(guó)專利(公開號(hào):CN102881583A)公開了一種改善雙大馬士革工藝中缺陷的方法，通過在溝槽刻蝕工藝中增加一步在高壓力高頻射頻環(huán)境下，以C0/N2混合氣體主蝕刻氣體的工藝步驟，利用CO吸收主反應(yīng)氣體F的同時(shí)，N2在已經(jīng)開出的溝槽的側(cè)壁上形成C-N保護(hù)層，該保護(hù)層在后續(xù)的刻蝕工藝中，能有效的改善側(cè)墻的Kink或bowing等特定缺陷，進(jìn)而有利于后續(xù)埋層及Cu填充工藝，減少填充和研磨缺陷，提高產(chǎn)品良率。
[0006]上述專利雖然改善了側(cè)墻的Kink缺陷,但與本發(fā)明改善低介電常數(shù)材質(zhì)Kink缺陷所采取的技術(shù)方案并不相同。

【發(fā)明內(nèi)容】

[0007]針對(duì)上述存在的問題，本發(fā)明公開一種改善低介電常數(shù)材質(zhì)Kink缺陷的方法，以克服現(xiàn)有技術(shù)中在傳統(tǒng)的金屬掩模板一體化刻蝕工藝中，由于氧化娃材質(zhì)受同向性刻蝕影響較小(側(cè)向刻蝕速率較小)，而低介電常數(shù)材質(zhì)受同向性刻蝕影響很大(側(cè)向刻蝕速率較大)，而在第一介電層(低k介質(zhì)層)和第二介電層(氧化硅)的交界處形成一個(gè)顯著的Kink缺陷，從而嚴(yán)重影響后續(xù)阻擋層及Cu的填充效果并形成空洞，進(jìn)而影響良率的問題。
[0008]為了實(shí)現(xiàn)上述目的，本申請(qǐng)記載了一種改善低介電常數(shù)材質(zhì)Kink缺陷的方法，包括如下步驟:
[0009]提供一半導(dǎo)體襯底；
[0010]于所述半導(dǎo)體襯底的上表面按照從下至上的順序依次沉積阻擋層、第一介電層、第二介電層、金屬掩膜層以及頂部氧化層；
[0011]依次刻蝕所述頂部氧化層、金屬掩膜層至第二介電層的上表面形成凹槽；
[0012]繼續(xù)以剩余的頂部氧化層和金屬掩膜層為掩膜，刻蝕所述第二介電層至第一介電層中形成溝槽；
[0013]其中，第一介電層為低K介質(zhì)層，第二介電層為抗反射膜。
[0014]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述第二介電層的材質(zhì)為S1N0
[0015]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述第二介電層的厚度為400-800 埃。
[0016]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，采用化學(xué)氣相沉積法沉積所述阻擋層、第一介電層、第二介電層和所述頂部氧化層。
[0017]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，采用物理氣相沉積法沉積所述金屬掩膜層。
[0018]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述阻擋層的材質(zhì)為摻氮的碳化石圭。
[0019]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述第一介電層的材質(zhì)為S1CH0
[0020]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述金屬掩膜層的材質(zhì)為TiN。
[0021]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述頂部氧化層的材質(zhì)為S120
[0022]上述的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，其中，所述方法還包括:繼續(xù)于所述溝槽中填充金屬的步驟。
[0023]上述發(fā)明具有如下優(yōu)點(diǎn)或者有益效果:
[0024]本發(fā)明公開的改善低介電常數(shù)材質(zhì)Kink缺陷的方法，通過在一體化刻蝕(MHM A1Etch)的結(jié)構(gòu)中，將特定厚度的氧化娃改為一定厚度的S1N(Dielectric Ant1-ReflectiveCoating,簡(jiǎn)稱DARC)，由于S1N的側(cè)面刻蝕速率更接近于低介電常數(shù)材質(zhì)，從而達(dá)到保護(hù)側(cè)壁，減輕Kink缺陷的目的，進(jìn)而得到有利于金屬阻擋層(barrier)及Cu后續(xù)填充的結(jié)構(gòu)，減少填充和研磨缺陷，提聞廣品良率。
[0025]具體
【附圖說明】
[0026]通過閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明及其特征、夕卜形和優(yōu)點(diǎn)將會(huì)變得更加明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未可以按照比例繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0027]圖1是本發(fā)明【背景技術(shù)】中低介電常數(shù)材質(zhì)Kink缺陷的結(jié)構(gòu)示意圖；
[0028]圖2-9是本發(fā)明實(shí)施例中改善低介電常數(shù)材質(zhì)Kink缺陷的方法的流程結(jié)構(gòu)示意圖；
[0029]圖10為圖9中A處的局部放大圖。
【具體實(shí)施方式】
[0030]下面結(jié)合附圖和具體的實(shí)施例對(duì)本發(fā)明作進(jìn)一步的說明，但是不作為本發(fā)明的限定。
[0031]圖2-9是本發(fā)明實(shí)施例中改善低介電常數(shù)材質(zhì)Kink缺陷的方法的流程結(jié)構(gòu)示意圖；如圖2-9所不:
[0032]本發(fā)明涉及一種改善低介電常數(shù)材質(zhì)Kink缺陷的方法，包括如下步驟:
[0033]步驟SI