倒裝led芯片的共晶電極結(jié)構(gòu)及倒裝led芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于光電技術(shù)領(lǐng)域，具體涉及倒裝LED芯片的共晶電極結(jié)構(gòu)以及含有該結(jié)構(gòu)的倒裝LED芯片。
【背景技術(shù)】
[0002]倒裝LED芯片(英文為Flip-chip，縮寫為FC)的應(yīng)用隨著其優(yōu)越的散熱特性及較佳的取光效率日見被證實與量產(chǎn)，然而，倒裝LED芯片有別于習(xí)知發(fā)光二極管之正裝封裝制程，因此芯片設(shè)計與封裝制程以及材料的搭配在倒裝封裝技術(shù)為重要課題之一。倒裝LED芯片封裝主要分為兩種:第一種為金凸塊鍵合制程(英文為Au-stub bumping process)，系先將金凸塊種至封裝支架上，其金凸塊于基板上的相對位置與芯片上的電極相同，而后藉由超音波壓合，使芯片上的電極與封裝支架上的金凸塊接合完成電性連結(jié)，此法對封裝支架要求度低，制程彈性大，但其金凸塊用量大，成本高，且芯片對位需要較高之精準度，因此機臺昂貴，生產(chǎn)效率不佳，導(dǎo)致整個生產(chǎn)成本過高；第二種為共晶接合制程(英文為Eutectic bonding process)，以蒸鍍或派鍍制程將選定之共晶金屬層制作于芯片上，藉由低溫助焊劑將芯片預(yù)貼合至封裝支架上，在高于共晶金屬層之熔點下回焊，使芯片與封裝支架形成接合，此法優(yōu)點為金屬成本低，生產(chǎn)速度快，對機臺對位精度要求相對較低，但要求倒裝LED芯片表面共晶金屬層有足夠的水平度，如果金屬層表面有高低差，則會造成共晶空洞率過高，導(dǎo)致共晶不良，進而影響封裝良率。
[0003]如圖1和圖2所示，習(xí)知的倒裝LED芯片結(jié)構(gòu)，通常需要經(jīng)過在磊晶基板上外延生長第一半導(dǎo)體層、發(fā)光層以及第二半導(dǎo)體層、沉積透明導(dǎo)電層、刻蝕至部分第一半導(dǎo)體層裸露出來、蒸鍍金屬層(含擴展條)、沉積絕緣層、蒸鍍AuSn共晶電極等制作工藝。但是該結(jié)構(gòu)用于共晶封裝時，如圖3所示，由于受凸起狀金屬層(含金屬擴展條)的影響，造成AuSn共晶電極上表面有凸起結(jié)構(gòu)，如位于第二金屬層(含金屬擴展條)之上的AuSn共晶電極上表面最高，可以與封裝支架共晶焊，而其它區(qū)域的AuSn共晶電極較低，難于與封裝支架共晶焊，如此無法確保共晶電極上表面的平整度，會造成共晶空洞率過高，產(chǎn)生共晶不良問題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于:提供一種倒裝LED芯片的共晶電極結(jié)構(gòu)及倒裝LED芯片，在不改變封裝支架的前提下，解決習(xí)知倒裝LED芯片結(jié)構(gòu)在共晶接合制程中可能發(fā)生的共晶空洞率過高導(dǎo)致封裝良率過低問題。
[0005]根據(jù)本發(fā)明的第一方面，提供一種倒裝LED芯片的共晶電極結(jié)構(gòu)，其特征在于:所述共晶電極結(jié)構(gòu)，在垂直方向從下至上由第一共晶層和第二共晶層組成，在水平方向劃分為第一型電極區(qū)和第二型電極區(qū)，第一共晶層的上表面、下表面不平坦，第二共晶層的上表面平坦。
[0006]進一步地，所述第一共晶層的下表面與倒裝LED芯片接觸，用于實現(xiàn)電流導(dǎo)通。
[0007]進一步地，所述第二共晶層的上表面高于或等于第一共晶層的上表面，用于形成平整的共晶平面。
[0008]根據(jù)本發(fā)明的第二方面，提供一種倒裝LED芯片，包括:基板；第一半導(dǎo)體層位于基板上；發(fā)光層位于第一半導(dǎo)體層上；第二半導(dǎo)體層位于發(fā)光層上；局部缺陷區(qū)位于部分第二半導(dǎo)體層上，且向下延伸至第一半導(dǎo)體層；第一金屬層，位于部分第一半導(dǎo)體層上；第二金屬層，位于部分第二半導(dǎo)體層上；絕緣層，覆蓋于第一金屬層、第二金屬層、第二半導(dǎo)體層以及局部缺陷區(qū)的第一半導(dǎo)體層上，其中絕緣層具有開口結(jié)構(gòu)，分別位于第一金屬層和第二金屬層上；共晶電極結(jié)構(gòu)，位于具有開口的絕緣層上，在垂直方向從下至上由第一共晶層和第二共晶層組成，在水平方向上劃分為第一型電極區(qū)和第二型電極區(qū)；第一共晶層的上表面、下表面不平坦，第二共晶層的上表面平坦。
[0009]進一步地，所述第一共晶層的下表面分別與第一金屬層、第二金屬層接觸，用于實現(xiàn)電流導(dǎo)通。
[0010]進一步地，所述第二共晶層在垂直方向上與第一金屬層、第二金屬層均不重疊。
[0011]進一步地，所述第二共晶層的上表面高于或等于第一共晶層的上表面，用于形成平整的共晶平面。
[0012]進一步地，所述第一型電極區(qū)的第二共晶層高度與所述第二型電極區(qū)的第二共晶層高度齊平。
[0013]進一步地，所述第一金屬層、第二金屬層均由金屬本體與金屬擴展條組成，或者第一金屬層、第二金屬層均為金屬本體。
[0014]進一步地，所述絕緣層的開口結(jié)構(gòu)僅位于金屬本體上。
[0015]進一步地，所述第一型電極區(qū)與第二型電極區(qū)面積相當，且位置對稱。
[0016]進一步地，所述第二半導(dǎo)體上形成透明導(dǎo)電層，材質(zhì)可選氧化銦錫(ΙΤ0)或氧化鋅(ZnO)或氧化鎘錫(CTO)或氧化銦(InO)或銦(In)摻雜氧化鋅(ZnO)或鋁(Al)摻雜氧化鋅(ZnO)或鎵(Ga)摻雜氧化鋅(ZnO)或前述任意組合之一。
[0017]進一步地，所述金屬層材質(zhì)為Cr、T1、Pt、Au、Ag、N1、Cu、Tiff的一種或其組合。
[0018]進一步地，所述絕緣層材質(zhì)為Si02、A1203、SiNx, T12的一種或其組合。
[0019]進一步地，所述共晶電極結(jié)構(gòu)材質(zhì)為T1、N1、Cu、Au、AuSn、SnCu、SnBi的一種或其組合。
[0020]本發(fā)明的倒裝LED芯片電極結(jié)構(gòu)設(shè)計，藉由雙層共晶電極結(jié)構(gòu)，在不改變封裝支架的前提下，解決習(xí)知芯片結(jié)構(gòu)于共晶接合制程可能發(fā)生之共晶空洞率過高導(dǎo)致封裝良率過低問題。
[0021]本發(fā)明的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點可通過在說明書、權(quán)利要求書以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。
【附圖說明】
[0022]附圖用來提供對本發(fā)明的進一步理解，并且構(gòu)成說明書的一部分，與本發(fā)明的實施例一起用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的限制。此外，附圖數(shù)據(jù)是描述概要，不是按比例繪制。
[0023]圖1為習(xí)知的倒裝LED芯片結(jié)構(gòu)的俯視圖。
[0024]圖2為圖1中沿A-B-C方向的剖視圖。
[0025]圖3為習(xí)知的倒裝LED芯片結(jié)構(gòu)共晶封裝的剖視圖。
[0026]圖4為本發(fā)明實施例1的倒裝LED芯片結(jié)構(gòu)的俯視圖。
[0027]圖5為圖4中沿A-B-C方向的的剖視圖。
[0028]圖6為本發(fā)明實施例1的倒裝LED芯片結(jié)構(gòu)共晶封裝的剖視圖。
[0029]圖7為本發(fā)明實施例2的倒裝LED芯片結(jié)構(gòu)的俯視圖。
[0030]圖8為本發(fā)明實施例2的倒裝LED芯片結(jié)構(gòu)共晶封裝的剖視圖。
[0031]圖中各標號表示:100，200，300:基板；101，201，301:第一半導(dǎo)體層;102，202，302:發(fā)光層；103，203，303:第二半導(dǎo)體層；104, 204, 304:透明導(dǎo)電層；105，205，305:第二金屬層；106，206，306:第一金屬層；107，207，307:絕緣層；108，208，308:第二型電極區(qū)；109,209,309:第一型電極區(qū);110，210，310:封裝支架；2081，2091，3081，3091:第一共晶層；2082，2092，3082，3092:第二共晶層。
【具體實施方式】
[0032]為了能徹底地了解本發(fā)明，將在下列的描述中提出詳盡的步驟及其組成，另外，眾所周知的組成或步驟并未描述于細節(jié)中，以避免造成本發(fā)明不必要之限制。本發(fā)明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發(fā)明還可以廣泛地施行在其它的實施例中，且本發(fā)明的范圍不受限定，以專利權(quán)利范圍為準。
[0033]為解決習(xí)知的倒裝LED芯片結(jié)構(gòu)于共晶接合制程所面臨到的問題，本發(fā)明提出一適用于倒裝LED芯片之雙層共晶電極設(shè)計，在不改變封裝支架的前提下，解決習(xí)知芯片結(jié)構(gòu)在共晶接合制程中可能發(fā)生的共晶空洞率過高導(dǎo)致封裝良率過低問題。下面實施例將配合圖示說明本發(fā)明的共晶電極結(jié)構(gòu)及倒裝LE