快閃存儲(chǔ)器的制造方法及其結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種快閃存儲(chǔ)器的制造方法及其結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著半導(dǎo)體工藝技術(shù)的發(fā)展，在存儲(chǔ)器件方面已經(jīng)開發(fā)出存取速度較快的快閃存儲(chǔ)器(flash memory)?？扉W存儲(chǔ)器具有可進(jìn)行多次信息存入、讀取和擦除等動(dòng)作，且存入的信息在斷電后不會(huì)消失的特性。因此，快閃存儲(chǔ)器已經(jīng)成為個(gè)人電腦和電子設(shè)備所廣泛采用的一種非易失性存儲(chǔ)器。其中與非門快閃存儲(chǔ)器以摻雜的多晶硅作為浮動(dòng)?xùn)?floatinggate)和控制柵(control gate)。其中控制柵形成于浮動(dòng)?xùn)派?，且通過(guò)柵間介質(zhì)層相隔，浮動(dòng)?xùn)判纬捎谝r底上，通過(guò)一層隧穿介質(zhì)層(tunnel oxide)相隔。當(dāng)對(duì)快閃存儲(chǔ)器進(jìn)行信息的寫入操作時(shí)。通過(guò)在控制柵與源區(qū)/漏區(qū)施加偏壓，使得電子注入進(jìn)入浮動(dòng)?xùn)胖校辉谧x取快閃存儲(chǔ)器存儲(chǔ)信息時(shí)，在控制柵施加一工作電壓，此時(shí)浮動(dòng)?xùn)诺膸щ姞顟B(tài)會(huì)影響其下方溝道(channel)的開/關(guān)，而此溝道的開/關(guān)即為判斷信息值O或I的依據(jù)。當(dāng)快閃存儲(chǔ)器在擦除信息時(shí)，將半導(dǎo)體襯底、源區(qū)、漏區(qū)或者控制柵的相對(duì)電位提高，并利用隧穿效應(yīng)使電子由浮動(dòng)?xùn)糯┻^(guò)隧穿介質(zhì)層而進(jìn)入襯底、源區(qū)、漏區(qū)中，或是穿過(guò)控制柵介質(zhì)層而進(jìn)入控制柵中。
[0003]快閃存儲(chǔ)器的工作電壓、讀取及擦除的速度與浮動(dòng)?xùn)藕涂刂茤砰g耦合率(coupling rat1)有關(guān)。親合率是指施加于控制柵上的電壓親合至浮動(dòng)?xùn)诺膮?shù)。對(duì)于快閃存儲(chǔ)器而言，耦合率越大，操作快閃存儲(chǔ)器所需要的工作電壓越低，編程以及擦除的速率越高，功耗越低。
[0004]因此，如何提高快閃存儲(chǔ)器的耦合率成為本領(lǐng)域亟待解決的技術(shù)問(wèn)題之一。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的技術(shù)問(wèn)題是提供了快閃存儲(chǔ)器的制造方法及其結(jié)構(gòu)，提高了快閃存儲(chǔ)器的耦合率，降低了快閃存儲(chǔ)器的工作電壓，提高了快閃存儲(chǔ)器的編程及擦除的速率，并降低了的功耗。
[0006]為了解決上述問(wèn)題，本發(fā)明提供一種快閃存儲(chǔ)器的制造方法，包括:
[0007]提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上依次形成有第一氧化硅層和第一多晶硅層；
[0008]刻蝕去除部分厚度的所述第一多晶硅層，在所述第一多晶硅層中形成若干溝槽，相鄰溝槽之間形成凸起部；
[0009]形成覆蓋所述溝槽的側(cè)壁和底部表面以及凸起頂部表面的控制柵介質(zhì)薄膜層和位于控制柵介質(zhì)薄膜層上的第二多晶硅層；
[0010]氧化所述凸起部頂部表面上的部分第二多晶硅層，形成第二氧化硅層；
[0011]以所述第二氧化硅層為掩膜刻蝕去除溝槽底部表面上的第二多晶硅層，剩余的覆蓋凸起部的第二多晶硅層作為控制柵；
[0012]在所述控制柵的兩側(cè)側(cè)壁表面上形成側(cè)墻；
[0013]以所述側(cè)墻為掩膜，刻蝕去除側(cè)墻兩側(cè)的控制柵介質(zhì)薄膜層和溝槽底部的第一多晶硅層，在半導(dǎo)體襯底上形成倒“T”字型的浮柵、位于倒“T”字型的與控制柵之間的控制柵介質(zhì)層。
[0014]可選地，還包括:在所述倒“T”字型的與控制柵的側(cè)壁以及相鄰倒“T”字型的控制柵之間的半導(dǎo)體襯底上形成隧穿氧化硅層；
[0015]在隧穿氧化層上形成字線多晶硅層；
[0016]在所述倒“T”字型的控制柵的遠(yuǎn)離字線多晶硅層一側(cè)的半導(dǎo)體襯底內(nèi)形成漏區(qū)。
[0017]可選地，所述第一多晶硅層的厚度范圍為300埃-1000埃，所述凸起部下方的多晶硅層的厚度范圍為200埃-300埃，所述凸起部的厚度范圍為100埃-700埃。
[0018]可選地，所述控制柵介質(zhì)薄膜層為氧化硅層一氮化硅層一氧化硅層構(gòu)成的復(fù)合結(jié)構(gòu)。
[0019]可選地，所述氧化所述凸起部頂部表面上的部分第二多晶硅層的工藝為高溫氧化工藝，該高溫氧化工藝的參數(shù)為:溫度800-1200°C，時(shí)間40-80s，工藝氣體氧氣，流量6_10slmo
[0020]可選地，所述第二氧化硅層的厚度范圍為200-500埃。
[0021]相應(yīng)的，本發(fā)明還提供一種快閃存儲(chǔ)器，包括:
[0022]半導(dǎo)體襯底；
[0023]倒“T”字型浮柵，包括形成于半導(dǎo)體襯底上的底部和位于底部上方的凸起部；
[0024]控制柵介質(zhì)層，覆蓋所述凸起部的頂部和兩側(cè)以及所述底部的一部分；
[0025]控制柵，覆蓋所述控制柵介質(zhì)層；
[0026]隧穿氧化層，位于所述倒“T”字型的與控制柵的側(cè)壁以及相鄰倒“T”字型的控制柵之間的半導(dǎo)體襯底上；
[0027]字線多晶硅層，位于隧穿氧化層上；
[0028]漏區(qū)，位于所述倒“T”字型的控制柵的遠(yuǎn)離字線多晶硅層一側(cè)的半導(dǎo)體襯底內(nèi)。
[0029]可選地，包括:所述倒“T”字型浮柵的凸起部的厚度與底部的厚度之比范圍為0.5~3.5o
[0030]可選地，所述凸起部的厚度與寬度之比范圍為0.5-1.5。
[0031]可選地，所述控制柵介質(zhì)層為氧化硅層-氮化硅層-氧化硅層構(gòu)成的復(fù)合結(jié)構(gòu)，所述控制柵介質(zhì)層的厚度范圍為300-500埃，氧化硅層、氮化硅層和氧化硅層的厚度范圍分別為40-60埃。
[0032]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):
[0033]本發(fā)明提供的快閃存儲(chǔ)器具有倒“T”字型的浮柵、覆蓋所述倒“T”字型的凸起部和底部控制柵介質(zhì)層，以及位于該控制柵介質(zhì)層上的控制柵，本發(fā)明的控制柵的內(nèi)側(cè)的表面與所述倒“T”字型的浮柵的底部和凸起部(包括凸起部的側(cè)壁和頂部)之間均形成耦合面，與現(xiàn)有技術(shù)的控制柵僅與浮柵的頂部形成耦合面相比，本發(fā)明提高了快閃存儲(chǔ)器的耦合率，降低了快閃存儲(chǔ)器的工作電壓，提高了快閃存儲(chǔ)器的編程及擦除的速率，降低了快閃存儲(chǔ)器的功耗。
【附圖說(shuō)明】
[0034]圖1至圖13是本發(fā)明一個(gè)實(shí)施例的快閃存儲(chǔ)器的制造方法剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0035]快閃存儲(chǔ)器的耦合率與控制柵與浮動(dòng)?xùn)胖g的耦合面的面積大小有關(guān)，耦合面越大，該耦合率越大。所述耦合面是指，控制柵與浮動(dòng)?xùn)胖丿B的表面，且該控制柵與浮動(dòng)?xùn)诺闹丿B的表面形成有控制柵介質(zhì)層?，F(xiàn)有技術(shù)的控制柵位于浮動(dòng)?xùn)诺捻敳?，浮?dòng)?xùn)排c控制柵之間
[0036]控制柵與浮動(dòng)?xùn)诺捻敳恐g形成耦合面，該耦合面的面積為浮動(dòng)?xùn)诺捻敳康拿娣e。發(fā)明人考慮通過(guò)增大浮動(dòng)?xùn)排c控制柵之間的耦合面的面積來(lái)增大耦合率。
[0037]為了解決上述問(wèn)題，本發(fā)明提供一種快閃存儲(chǔ)器的制造方法，包括:
[0038]提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上依次形成有第一氧化硅層和第一多晶硅層；
[0039]刻蝕去除部分厚度的所述第一多晶硅層，在所述第一多晶硅層中形成若干溝槽，相鄰溝槽之間形成凸起部；
[0040]形成覆蓋所述溝槽的側(cè)壁和底部表面以及凸起頂部表面的控制柵介質(zhì)薄膜層和位于控制柵介質(zhì)薄膜層上的第二多晶硅層；
[0041]氧化所述凸起部頂部表面上的部分第二多晶硅層，形成第二氧化硅層；
[0042]以所述第二氧化硅層為掩膜刻蝕去除溝槽底部表面上的第二多晶硅層，剩余的覆蓋凸起部的第二多晶硅層作為控制柵；
[0043]在所述控制柵的兩側(cè)側(cè)壁表面上形成側(cè)墻；
[0044]以所述側(cè)墻為掩膜，刻蝕去除側(cè)墻兩側(cè)的控制柵介質(zhì)薄膜層和溝槽底部的第一多晶硅層，在半導(dǎo)體襯底上形成倒“T”字型的浮柵、位于倒“T”字型的與控制柵之間的控制柵介質(zhì)層。
[0045]可選地，還包括:在所述倒“T”字型的與控制柵的側(cè)壁以及相鄰倒“T”字型的控制柵之間的半導(dǎo)體襯底上形成隧穿氧化硅層；
[0046]在隧穿氧化層上形成字線多晶硅層；
[0047]在所述倒“T”字型的控制柵的遠(yuǎn)離字線多晶硅層一側(cè)的半導(dǎo)體襯底內(nèi)形成漏區(qū)。
[0048]下面結(jié)合具體的實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)的說(shuō)明。
[0049]為了更好的說(shuō)明本發(fā)明的技術(shù)方案，請(qǐng)參考圖1-圖13所示的本發(fā)明一個(gè)實(shí)施例的快閃存儲(chǔ)器的制造方法剖面結(jié)構(gòu)示意圖。
[0050]首先，請(qǐng)參考圖1所示，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100的材質(zhì)為硅。然后進(jìn)行氧化工藝，在所述半導(dǎo)體襯底100上形成第一氧化硅層101，所述第一氧化硅層101的厚度范圍為80-100埃。
[0051]接著，繼續(xù)參考圖1，在所述第一氧化硅層101上沉積第一多晶硅層102 ;所述第一多晶硅層102的厚度范圍為300埃-1000埃。所述第一多晶硅層102在后續(xù)的工藝步驟中將通過(guò)刻蝕工藝形成倒“T”字型的控制柵。
[0052]然后，請(qǐng)參考圖2，刻蝕去除部分厚度的所述第一多晶硅層102，在所述第一多晶硅層102中形成若干溝槽，相鄰溝槽之間形成凸起部；所述凸起部下方的多晶硅層的厚度范圍為200埃-300埃，所述凸起部的厚度范圍為100埃-700埃。
[0053]所述凸起部在后續(xù)將作為浮柵的一部分，而凸起部下方的部分多晶硅層將作為浮柵的另一部分，與凸起部共同構(gòu)成倒“T”字型浮柵。具體將在后續(xù)進(jìn)行詳細(xì)的說(shuō)明。
[0054]刻蝕所述第一多晶硅層102的工藝與現(xiàn)有技術(shù)相同，在此不做贅述。
[0055]接著，請(qǐng)參考圖3，形成覆蓋所述溝槽的側(cè)壁和底部表面以及凸起頂部表面的控制柵介質(zhì)薄膜層103，所述控制柵介質(zhì)薄膜層103為氧化硅層一氮化硅層一氧化硅層(Oxide-Nitride-Oxide, 0N0)構(gòu)成的復(fù)合結(jié)構(gòu)。作為一個(gè)實(shí)施例，自下向上，所述復(fù)合結(jié)構(gòu)包括:厚度為40-60埃的氧化硅層，厚度為40-60埃的氮化硅層，和厚度為40-60埃的氧化硅層。所述控制柵介質(zhì)薄膜層103在后續(xù)將通過(guò)刻蝕工藝形成位于控制柵與浮柵之間的控制柵介質(zhì)層。
[0056]接著，參考