半導(dǎo)體器件以及制造該半導(dǎo)體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明構(gòu)思的示例性實施方式涉及半導(dǎo)體器件以及制造該半導(dǎo)體器件的方法。
【背景技術(shù)】
[0002]半導(dǎo)體器件變得更高度集成以提供高性能和低成本。二維的(2D)或平面存儲器件的集成度可以通過單位存儲單元占據(jù)的面積確定。因此，2D存儲器件的集成度可以受形成精細(xì)圖案的技術(shù)影響。然而，因為可能需要極高價的裝置來形成精細(xì)圖案，所以2D存儲器件的集成度可能受價格限制。
[0003]包括三維布置的存儲單元的三維(3D)半導(dǎo)體器件已經(jīng)被發(fā)展且可以克服以上限制。然而，與2D半導(dǎo)體存儲器件相比，3D半導(dǎo)體存儲器件的制造可能是昂貴的，并且可能具有與提供可靠的器件特性相關(guān)的限制。

【發(fā)明內(nèi)容】

[0004]本發(fā)明構(gòu)思的示例性實施方式可以提供能夠改善下溝道結(jié)構(gòu)與上溝道結(jié)構(gòu)之間的連接結(jié)構(gòu)的3D半導(dǎo)體存儲器件。
[0005]本發(fā)明構(gòu)思的示例性實施方式可以提供能夠簡化制造工藝的制造3D半導(dǎo)體存儲器件的方法。
[0006]根據(jù)本發(fā)明構(gòu)思的示例性實施方式，一種半導(dǎo)體器件包括下層疊結(jié)構(gòu)，該下層疊結(jié)構(gòu)包括交替地且重復(fù)地層疊在襯底上的下柵電極和下絕緣層。該半導(dǎo)體器件包括上層疊結(jié)構(gòu)，該上層疊結(jié)構(gòu)包括交替地且重復(fù)地層疊在下層疊結(jié)構(gòu)上的上柵電極和上絕緣層。下溝道結(jié)構(gòu)穿透下層疊結(jié)構(gòu)。下溝道結(jié)構(gòu)連接到襯底。上溝道結(jié)構(gòu)穿透上層疊結(jié)構(gòu)。上溝道結(jié)構(gòu)連接到下溝道結(jié)構(gòu)。下豎直絕緣體設(shè)置在下層疊結(jié)構(gòu)和下溝道結(jié)構(gòu)之間。下溝道結(jié)構(gòu)包括:連接到襯底的第一豎直半導(dǎo)體圖案；以及設(shè)置在第一豎直半導(dǎo)體圖案上的第一連接半導(dǎo)體圖案。上溝道結(jié)構(gòu)包括電連接到第一豎直半導(dǎo)體圖案的第二豎直半導(dǎo)體圖案，其中第一連接半導(dǎo)體圖案設(shè)置在第二豎直半導(dǎo)體圖案與第一豎直半導(dǎo)體圖案之間。下溝道結(jié)構(gòu)的頂表面在與下豎直絕緣體的頂表面不同的水平處。
[0007]在本發(fā)明構(gòu)思的一些示例性實施方式中，下豎直絕緣體的頂表面可以與下層疊結(jié)構(gòu)的上表面基本上共面。
[0008]在本發(fā)明構(gòu)思的一些示例性實施方式中，第一連接半導(dǎo)體圖案的頂表面可以與第二豎直半導(dǎo)體圖案的底表面直接接觸。
[0009]在本發(fā)明構(gòu)思的一些示例性實施方式中，第一連接半導(dǎo)體圖案可以包括N型摻雜劑。
[0010]在本發(fā)明構(gòu)思的一些示例性實施方式中，半導(dǎo)體器件可以包括與下和上溝道結(jié)構(gòu)的接觸部分相鄰的虛設(shè)柵電極。
[0011]在本發(fā)明構(gòu)思的一些示例性實施方式中，半導(dǎo)體器件可以包括設(shè)置在上層疊結(jié)構(gòu)和上溝道結(jié)構(gòu)之間的上豎直絕緣體。下豎直絕緣體的上部的內(nèi)側(cè)壁可以與上豎直絕緣體的下部的外側(cè)壁直接接觸。
[0012]在本發(fā)明構(gòu)思的一些示例性實施方式中，上溝道結(jié)構(gòu)可以穿透下層疊結(jié)構(gòu)的上部和上層疊結(jié)構(gòu)。第二豎直半導(dǎo)體圖案可以與設(shè)置在下層疊結(jié)構(gòu)的上部中的第一連接半導(dǎo)體圖案直接接觸。
[0013]在本發(fā)明構(gòu)思的一些示例性實施方式中，第二豎直半導(dǎo)體圖案的底部分可以設(shè)置在凹孔中。凹孔可以設(shè)置在第一連接半導(dǎo)體圖案與上層疊結(jié)構(gòu)之間。
[0014]在本發(fā)明構(gòu)思的一些示例性實施方式中，第二豎直半導(dǎo)體圖案的外側(cè)壁可以在下層疊結(jié)構(gòu)和上層疊結(jié)構(gòu)之間的接觸部分處具有臺階輪廊。
[0015]在本發(fā)明構(gòu)思的一些示例性實施方式中，上豎直絕緣體的底表面可以與第一連接半導(dǎo)體圖案的頂表面直接接觸。
[0016]在本發(fā)明構(gòu)思的一些示例性實施方式中，第二豎直半導(dǎo)體圖案的底表面可以在比下柵電極中最高的一個高的水平處。
[0017]在本發(fā)明構(gòu)思的一些示例性實施方式中，半導(dǎo)體器件可以包括設(shè)置在上層疊結(jié)構(gòu)和上溝道結(jié)構(gòu)之間的上豎直絕緣體。在截面圖中，上豎直絕緣體的側(cè)壁不需要交疊下豎直絕緣體的側(cè)壁。
[0018]在本發(fā)明構(gòu)思的一些示例性實施方式中，第一連接半導(dǎo)體圖案可以包括朝向上層疊結(jié)構(gòu)的下部豎直地延伸的突起。該突起可以與第二豎直半導(dǎo)體圖案的底部分直接接觸。
[0019]在本發(fā)明構(gòu)思的一些示例性實施方式中，上豎直絕緣體的底表面可以與突起的頂表面直接接觸。
[0020]在本發(fā)明構(gòu)思的一些示例性實施方式中，突起可以設(shè)置在下豎直絕緣體和上豎直絕緣體之間。
[0021]在本發(fā)明構(gòu)思的一些示例性實施方式中，突起的頂表面可以低于上柵電極中最低的一個的底表面。
[0022]根據(jù)本發(fā)明構(gòu)思的示例性實施方式，一種制造半導(dǎo)體器件的方法包括:形成包括下犧牲層和下絕緣層的下薄層結(jié)構(gòu)，其中下犧牲層和下絕緣層交替地且重復(fù)地層疊在襯底上。形成穿透下薄層結(jié)構(gòu)以暴露襯底的下溝道孔。在下溝道孔中形成下溝道結(jié)構(gòu)。下溝道結(jié)構(gòu)包括第一豎直半導(dǎo)體圖案以及設(shè)置在第一豎直半導(dǎo)體圖案上的第一連接半導(dǎo)體圖案。在下薄層結(jié)構(gòu)上形成上薄層結(jié)構(gòu)。上薄層結(jié)構(gòu)包括交替地且重復(fù)地層疊的上犧牲層和上絕緣層。形成上溝道孔，該上溝道孔穿透下薄層結(jié)構(gòu)的上部和上薄層結(jié)構(gòu)以暴露第一連接半導(dǎo)體圖案的內(nèi)表面。蝕刻第一連接半導(dǎo)體圖案的暴露的內(nèi)表面以在第一連接半導(dǎo)體圖案和上薄層結(jié)構(gòu)之間形成凹孔。在凹孔和上溝道孔中形成上溝道結(jié)構(gòu)。上溝道結(jié)構(gòu)與第一連接半導(dǎo)體圖案直接接觸。
[0023]在本發(fā)明構(gòu)思的一些示例性實施方式中，形成上溝道結(jié)構(gòu)可以包括在凹孔和上溝道孔中形成上豎直絕緣層?？梢孕纬筛采w上豎直絕緣層的半導(dǎo)體層?？梢晕g刻設(shè)置在凹孔的底表面上的半導(dǎo)體層和上豎直絕緣層，以暴露第一連接半導(dǎo)體圖案的頂表面?？梢栽诘谝贿B接半導(dǎo)體圖案的暴露的頂表面上形成第二豎直半導(dǎo)體圖案。
[0024]根據(jù)本發(fā)明構(gòu)思的示例性實施方式，一種制造半導(dǎo)體器件的方法包括:形成包括交替地且重復(fù)地層疊在襯底上的下犧牲層和下絕緣層的下薄層結(jié)構(gòu)。形成穿透下薄層結(jié)構(gòu)以暴露襯底的下溝道孔。在下溝道孔中形成下溝道結(jié)構(gòu)。下溝道結(jié)構(gòu)包括第一豎直半導(dǎo)體圖案以及設(shè)置在第一豎直半導(dǎo)體圖案上的第一連接半導(dǎo)體圖案。在下薄層結(jié)構(gòu)上形成上薄層結(jié)構(gòu)。上薄層結(jié)構(gòu)包括交替地且重復(fù)地層疊的上犧牲層和上絕緣層。形成上溝道孔，該上溝道孔穿透下薄層結(jié)構(gòu)的上部和上薄層結(jié)構(gòu)以暴露第一連接半導(dǎo)體圖案的內(nèi)表面。在第一連接半導(dǎo)體圖案的暴露的內(nèi)表面上進(jìn)行選擇性外延生長(SEG)工藝，以形成沿著上溝道孔豎直地延伸的突起。形成上溝道結(jié)構(gòu)。在上溝道孔中上溝道結(jié)構(gòu)與突起。
[0025]在本發(fā)明構(gòu)思的一些示例性實施方式中，突起的外側(cè)壁可以與上溝道孔的下部的內(nèi)側(cè)壁直接接觸。
【附圖說明】
[0026]本發(fā)明構(gòu)思的上述和其它特征將通過參考附圖詳細(xì)描述其示例性實施方式而變得更加明顯，在附圖中:
[0027]圖1是示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的單元陣列的示意性電路圖；
[0028]圖2A是示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的平面圖；
[0029]圖2B是沿圖2A的線Ι_Γ截取的截面圖；
[0030]圖2C是圖2Β的部分‘Α’的放大圖；
[0031]圖3A、3B、3C、3D、3E、3F、3G、3H、3I和3J是示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的制造3D半導(dǎo)體存儲器件的方法的截面圖；
[0032]圖4A是與圖2A的線Ι_Γ相應(yīng)的截面圖，示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的變形實施方式；
[0033]圖4Β是圖4Α的部分‘Α’的放大圖；
[0034]圖5Α、5Β和5C是示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的制造3D半導(dǎo)體存儲器件的方法的變形實施方式的截面圖；
[0035]圖6是示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的單元陣列的示意性電路圖；
[0036]圖7是與圖2Α的線Ι-Γ相應(yīng)的截面圖，示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件；
[0037]圖8是與圖2Α的線Ι-Γ相應(yīng)的截面圖，示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的變形實施方式；
[0038]圖9是示意性框圖，示出包括根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的存儲系統(tǒng)的一示例；
[0039]圖10是示意性框圖，示出包括根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的存儲卡的一示例；以及
[0040]圖11是示意性框圖，示出包括根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的信息處理系統(tǒng)的一示例。
【具體實施方式】
[0041]現(xiàn)在，將參考附圖更全面地描述根據(jù)本發(fā)明構(gòu)思的示例性實施方式，在附圖中顯示出本發(fā)明構(gòu)思的示例性實施方式。本發(fā)明構(gòu)思的優(yōu)點和特征及實現(xiàn)其的方法將自以下示例性實施方式明顯，其中將參考附圖更詳細(xì)地描述以下示例性實施方式。然而，應(yīng)該理解，本發(fā)明構(gòu)思不限于以下示例性實施方式，而是可以以各種形式實現(xiàn)。在圖中，本發(fā)明構(gòu)思的示例性實施方式不限于此處提供的特定示例，其中附圖可以為了清晰被夸大。
[0042]在此使用的術(shù)語僅用于描述【具體實施方式】，不意欲限制本發(fā)明構(gòu)思的示例性實施方式。將理解，當(dāng)元件被稱為“連接”或“聯(lián)接”到另一元件時，它可以直接連接或聯(lián)接到所述另一元件或者可以存在居間元件。
[0043]類似地，將理解，當(dāng)元件諸如層、區(qū)域或襯底被稱為“在”另一元件“上”時，它可以直接在所述另一元件上，或者可以存在居間元件。
[0044]本發(fā)明構(gòu)思的實施方式不限于在示例性視圖中示出的特定形狀，而是可以包括可以根據(jù)制造工藝產(chǎn)生的其它形狀。因而，這不應(yīng)被理解為限于本發(fā)明構(gòu)思的范圍。
[0045]相同或類似的附圖標(biāo)記或相同的參考符號可以在整個說明書和附圖中表示相同的元件。
[0046]本發(fā)明構(gòu)思的示例性實施方式不應(yīng)被理解為限于在此示出的區(qū)域的形狀，而是將包括例如由制造引起的形狀的偏差。例如，被示為矩形的蝕刻區(qū)域可具有圓形或彎曲的特征。
[0047]根據(jù)此處描述的本發(fā)明構(gòu)思的示例性實施方式的裝置和形成裝置的方法可以被包含在諸如集成電路的微電子器件中，其中根據(jù)此處描述的不同實施方式的多個裝置被集成到同一微電子器件中。因此，此處示出的截面圖可以在微電子器件中的兩個不同方向(其不需要垂直)上重復(fù)。因而，包含根據(jù)此處描述的本發(fā)明構(gòu)思的示例性實施方式的器件的微電子器件的平面圖可以包括基于微電子器件的功能而成陣列和/或二維圖案的多個器件。
[0048]根據(jù)此處描述的本發(fā)明構(gòu)思的示例性實施方式的裝置可以取決于微電子器件的功能而被配置于其它裝置之間。此外，根據(jù)此處描述的本發(fā)明構(gòu)思的不同示例性實施方式的微電子器件可以在可以垂直于兩個不同方向的第三方向上重復(fù)，以提供三維集成電路。
[0049]當(dāng)在器件/結(jié)構(gòu)的截面圖中示出單一有源區(qū)時，該器件/結(jié)構(gòu)可以包括多個有源區(qū)以及在其上的晶體管結(jié)構(gòu)(或視情況適合的存儲單元結(jié)構(gòu)、柵極結(jié)構(gòu)等等)，如將通過器件/結(jié)構(gòu)的平面圖示出的。
[0050]圖1是示出根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的三維(3D)半導(dǎo)體存儲器件的單元陣列的示意性電路圖。
[0051]參考圖1，根據(jù)本發(fā)明構(gòu)思的一些示例性實施方式的3D半導(dǎo)體存儲器件的單元陣列可以包括公共源線CSL、多條位線BL、以及設(shè)置在公共源線CSL與位線BL之間的多個單元串CSTR。
[0052]公共源線CSL可以包括設(shè)置在襯底上的導(dǎo)電層或設(shè)置在襯底