于各個(gè)通道單元，從而分別提供各自的輸入輸出端子I/o。
[0081 ] 如圖5a和5b所示的瞬態(tài)電壓抑制器適合于在一個(gè)芯片中形成多通道瞬態(tài)電壓抑制器。為了形成多通道瞬態(tài)電壓抑制器，采用隔離結(jié)構(gòu)230和231將N+型掩埋層201分成彼此隔開(kāi)的部分，使得相鄰的通道單元彼此隔離。在第一外延區(qū)域212和第二外延區(qū)域222上方的層面形成互連，從而電連接不同的通道單元以形成陣列。該結(jié)構(gòu)避免在芯片外部電連接不同的通道單元，從而減少鍵合引線的使用，使得封裝成本降低，并且減小引線電阻和寄生電容，提高半導(dǎo)體器件的可靠性。
[0082]圖6a和6b分別示出根據(jù)本發(fā)明的第四實(shí)施例的瞬態(tài)電壓抑制器的結(jié)構(gòu)示意圖和等效電路圖。該瞬態(tài)電壓抑制器或者作為雙通道單向器件，或者作為單通道雙向器件。
[0083]根據(jù)第四實(shí)施例的瞬態(tài)電壓抑制器500包括兩個(gè)根據(jù)第一實(shí)施例的瞬態(tài)電壓抑制器TVS1和TVS2。如圖6a所示，瞬態(tài)電壓抑制器500形成于P型襯底202的第一至第四區(qū)域中。采用隔離結(jié)構(gòu)230和231隔開(kāi)第一至第四區(qū)域。隔離結(jié)構(gòu)230和231例如為溝槽隔離。N+型掩埋層201形成于P型襯底202中。在第一區(qū)域中，P型掩埋層211形成于N+型掩埋層201的表面附近，外延半導(dǎo)體層的第一外延區(qū)域212位于P型掩埋層211上，N+型區(qū)213形成于第一外延區(qū)域212中。在第二區(qū)域中，外延半導(dǎo)體層的第二外延區(qū)域221位于N+型掩埋層201上，P+型區(qū)222形成于第二外延區(qū)域221中。在第二外延區(qū)域221中形成從其表面到達(dá)下方的N+型掩埋層201的N+型導(dǎo)電通道233。第三區(qū)域與第一區(qū)域的結(jié)構(gòu)相同，第四區(qū)域與第二區(qū)域的結(jié)構(gòu)相同。
[0084]瞬態(tài)電壓抑制器500的第一電極234穿過(guò)層間絕緣層232中的開(kāi)口與第二區(qū)域的N+型導(dǎo)電通道233接觸，從而經(jīng)由N+型導(dǎo)電通道233提供至N+型掩埋層201的電連接。瞬態(tài)電壓抑制器500的第二電極235和第三電極236分別接觸第一區(qū)域的N+型區(qū)213和第二區(qū)域的P+型區(qū)222。
[0085]瞬態(tài)電壓抑制器500的第四電極244穿過(guò)層間絕緣層232中的開(kāi)口與第四區(qū)域的N+型導(dǎo)電通道243接觸，從而經(jīng)由N+型導(dǎo)電通道243提供至N+型掩埋層201的電連接。瞬態(tài)電壓抑制器500的第五電極245和第六電極246分別接觸第三區(qū)域的N+型區(qū)213和第四區(qū)域的P+型區(qū)222。
[0086]第一電極234、第二電極235、第三電極236、第四電極244、第五電極245和第六電極246位于半導(dǎo)體結(jié)構(gòu)的同一個(gè)層面上，可以容易地采用同一個(gè)金屬層同時(shí)形成，并且實(shí)現(xiàn)彼此的互連，從而減少外部鍵合引線的數(shù)量。
[0087]在該實(shí)施例中，外延半導(dǎo)體層的第一外延區(qū)域212和第二外延區(qū)域221分別由半導(dǎo)體掩埋層和半導(dǎo)體襯底自摻雜成不同的摻雜類型。在該實(shí)施例中，第一外延區(qū)域212是P型，第二外延區(qū)域221是N-型。如圖6a所示，在瞬態(tài)電壓抑制器500的周邊，隔離結(jié)構(gòu)231從外延半導(dǎo)體層的表面延伸至P型襯底202，使得瞬態(tài)電壓抑制器500與鄰近的半導(dǎo)體器件隔離。在瞬態(tài)電壓抑制器500的內(nèi)部，隔離結(jié)構(gòu)230從外延半導(dǎo)體層的表面延伸至N+型掩埋層201中，直到P型掩埋層下方的預(yù)定深度位置，從而隔開(kāi)第一區(qū)域和第二區(qū)域。此夕卜，隔離結(jié)構(gòu)231還隔開(kāi)第三區(qū)域和第四區(qū)域，以及隔開(kāi)第一區(qū)域和第三區(qū)域。
[0088]上述結(jié)構(gòu)的瞬態(tài)電壓抑制器500制作在N+型掩埋層201上。在第一區(qū)域中，N+型掩埋層201與P型掩埋層211之間形成第一齊納二極管ZD1的PN結(jié)，第一外延區(qū)域212與N+型區(qū)213之間形成第一二極管D11的PN結(jié)。在第二區(qū)域中，第二外延區(qū)域221與P+型區(qū)222之間形成第二二極管D12的PN結(jié)。在第三區(qū)域中，N+型掩埋層201與P型掩埋層211之間形成第二齊納二極管ZD2的PN結(jié)，第一外延區(qū)域212與N+型區(qū)213之間形成第三二極管D21的PN結(jié)。在第四區(qū)域中，第二外延區(qū)域221與P+型區(qū)222之間形成第四二極管D22的PN結(jié)。
[0089]互連引線250連接至第二電極235、第三電極236、第五電極245和第六電極246，作為接地端子GND。在第二區(qū)域中，第一電極234與N+型掩埋層201電連接，作為TVS1的輸入輸出端子1/01。在第四區(qū)域中，第四電極244與N+型掩埋層201電連接，作為TVS2的輸入輸出端子1/02。
[0090]在第二電極235、第三電極236、第五電極245和第六電極246互連時(shí)，該實(shí)施例的瞬態(tài)電壓抑制器的等效電路圖如圖6b所示。該瞬態(tài)電壓抑制器包括第一二極管D11、第二二極管D12、第三二極管D21、第四二極管D22、第一齊納二極管ZD1以及第二齊納二極管ZD2。第一二極管D11和第一齊納二極管ZD1反向串聯(lián)連接在輸入輸出端子1/01和接地端子GND之間，即第一齊納二極管ZD1的陽(yáng)極與第一二極管D11的陽(yáng)極連接，第一齊納二極管ZD1的陰極與第一二極管Dll的陰極分別連接至輸入輸出端子1/01和接地端子GND。第二二極管D12的陰極和陽(yáng)極分別連接至輸入輸出端子1/01和接地端子GND。第三二極管D21和第一齊納二極管ZD2反向串聯(lián)連接在輸入輸出端子1/02和接地端子GND之間，即第二齊納二極管ZD2的陽(yáng)極與第三二極管D21的陽(yáng)極連接，第二齊納二極管ZD2的陰極與第三二極管D21的陰極分別連接至輸入輸出端子1/02和接地端子GND。第四二極管D22的陰極和陽(yáng)極分別連接至輸入輸出端子1/02和接地端子GND。
[0091]在一個(gè)示例中，瞬態(tài)電壓抑制器500可以用作雙通道單向器件，其中，第一電極234和第四電極244分別作為輸入輸出端子1/01和1/02，互連引線250接地。在TVS1中，第一齊納二極管ZD1和第一二極管D11提供正向?qū)щ娐窂剑诙O管D12提供反向?qū)щ娐窂?。在TVS2中，第二齊納二極管ZD2和第三二極管D21提供正向?qū)щ娐窂剑谒亩O管D22提供反向?qū)щ娐窂健?br>[0092]在另一個(gè)示例中，瞬態(tài)電壓抑制器500可以用作單通道雙向器件，其中，第一電極234和第四電極244分別作為輸入輸出端子1/01和1/02，互連引線250用于內(nèi)部連接而非接地。第一齊納二極管ZD1、第一二極管D11和第四二極管D22提供正向?qū)щ娐窂?，第二齊納二極管ZD2、第三二極管D21和第二極管D12提供反向?qū)щ娐窂健?br>[0093]圖7a至7g示出根據(jù)發(fā)明的第五實(shí)施例的制造瞬態(tài)電壓抑制器的方法的各個(gè)步驟的半導(dǎo)體結(jié)構(gòu)的示意性截面圖。該方法用于制造根據(jù)第四實(shí)施例的瞬態(tài)電壓抑制器。
[0094]如圖7a所示，采用常規(guī)的離子注入和驅(qū)入技術(shù)，在P型襯底202中形成N+型掩埋層201。P型襯底202例如是單晶硅襯底，并且摻雜濃度例如為lel5atoms/cm3。N+型掩埋層201的摻雜濃度例如為Iel6-le20atoms/cm3。N+型掩埋層201的摻雜濃度典型地大于le 19atoms/cm。
[0095]為了形成P型半導(dǎo)體層或區(qū)域，可以在半導(dǎo)體層和區(qū)域中摻入P型摻雜劑(例如B)。為了形成N型半導(dǎo)體層或區(qū)域，可以在半導(dǎo)體層和區(qū)域中注入N型摻雜劑(例如P、As)。通過(guò)控制離子注入的參數(shù)，例如注入能量和劑量，可以摻雜區(qū)達(dá)到所需的深度和獲得所需的慘雜濃度。
[0096]進(jìn)一步地，在N+型掩埋層201的第一區(qū)域和第二區(qū)域中分別形成P型掩埋層211，如圖7b所示。
[0097]在該步驟中，在N+型掩埋層201的表面上形成光致抗蝕劑層，然后采用光刻將光致抗蝕劑層形成掩模。該掩模包含暴露N+型掩埋層201的一部分表面的開(kāi)口。采用常規(guī)的離子注入和驅(qū)入技術(shù)，經(jīng)由掩模的開(kāi)口進(jìn)行離子注入，從而在N+型掩埋層201的暴露表面形成P型掩埋層211。P型掩埋層211從N+型掩埋層201的表面向下延伸至N+型掩埋層201中。P型掩埋層211的摻雜濃度例如為Iel6-le20atoms/cm3。在離子注入之后，通過(guò)在溶劑中溶解或灰化去除光致抗蝕劑層。
[0098]P型掩埋層211與N+型掩埋層201之間將形成第一齊納二極管的PN結(jié)和第二齊納二極管的PN結(jié)。通過(guò)調(diào)節(jié)P型掩埋層211從N+型掩埋層201的摻雜濃度，可以控制第一齊納二極管和第二齊納二極管的擊穿電壓，例如位于2-48V或更大的范圍內(nèi)。
[0099]進(jìn)一步地，通過(guò)已知的沉積工藝，在包含P型掩埋層211的N+型掩埋層201的表面上外延生長(zhǎng)半導(dǎo)體層。沉積工藝?yán)缡沁x自電子束蒸發(fā)(EBM)、化學(xué)氣相沉積(CVD)、原子層沉積(ALD)、濺射中的一種。外延半導(dǎo)體層的厚度例如為3?10微米。
[0100]外延半導(dǎo)體層是本征層，并且可以包含一定摻雜濃度的N型摻雜劑(例如P、As)。在一個(gè)示例中，夕卜延半導(dǎo)體層的本征摻雜濃度的范圍例如為lell?lel4atoms/cm。由于自摻雜效應(yīng)，在外延生長(zhǎng)過(guò)程中，來(lái)自襯底的摻雜劑可以進(jìn)入外延半導(dǎo)體層中，從而改變外延半導(dǎo)體層的導(dǎo)電性。
[0101]在該實(shí)施例中，通過(guò)調(diào)節(jié)外延半導(dǎo)體層的本征摻雜濃度，使得外延半導(dǎo)體層與P型掩埋層211接觸的部分形成第一外延區(qū)域212，與N+型掩埋層201接觸的部分形成第二外延區(qū)域221，如圖7c所示。
[0102]由于P型掩埋層211對(duì)外延半導(dǎo)體層的自摻雜，第一外延區(qū)域212可能實(shí)質(zhì)上摻雜成P-型層。由于N+型掩埋層201對(duì)外延半導(dǎo)體層的自摻雜，第二外延區(qū)域221可能實(shí)質(zhì)上摻雜成N-層。
[0103]進(jìn)一步地，形成用于分別限定第一至第四區(qū)域的有源區(qū)的隔離結(jié)構(gòu)230和231，如圖7d所示。該隔離結(jié)構(gòu)230和231例如為溝槽隔離。
[0104]在瞬態(tài)電壓抑制器500的周邊，隔離結(jié)構(gòu)231從外延半導(dǎo)體層的表面延伸至P型襯底202，使得瞬態(tài)電壓抑制器500與鄰近的半導(dǎo)體器件隔離。在瞬態(tài)電壓抑制器500的內(nèi)部，在第一區(qū)域和第二區(qū)域之間以及在第三區(qū)域和第四區(qū)域之間，隔離結(jié)構(gòu)230從外延半導(dǎo)體層的表面延伸至N+型掩埋層201中，直到P型掩埋層下方的預(yù)定深度位置，在第一區(qū)域和第三區(qū)域之間，隔離結(jié)構(gòu)231從外延半導(dǎo)體層的表面延伸至P型襯底202。
[0105]在該實(shí)施例中，隔離結(jié)構(gòu)230的至少一部分的一側(cè)與P型掩埋層211和第一外延區(qū)域212鄰接，另一側(cè)與第二外延區(qū)域221鄰接，使得P型掩埋層211和第二外延區(qū)域221之間隔開(kāi)而不至于發(fā)生穿通。在替代的實(shí)施例中，如果晶體管Q1和Q2的有源區(qū)距離足夠遠(yuǎn)而不致于發(fā)生穿通，則可以省去隔離結(jié)構(gòu)230位于晶體管Q1和Q2之間的部分。
[0106]在該步驟中，在半導(dǎo)體結(jié)構(gòu)的與N+型掩埋層201相對(duì)的表面上形成光致抗蝕劑層，然后采用光刻將光致抗蝕劑層形成掩模。該掩模包含暴露第二外延區(qū)域221的一部分的表面的開(kāi)口。采用常規(guī)的離子注入和驅(qū)入技術(shù)，經(jīng)由掩模的開(kāi)口進(jìn)行離子注入，從而形成隔離結(jié)構(gòu)230和231。在離子注入之后，通過(guò)在溶劑中溶解或灰化去除光致抗蝕劑層。
[0107]在另一個(gè)替代的實(shí)施例中，隔離結(jié)構(gòu)230和231可以是溝槽隔離，并且可以在形成第二外延區(qū)域221之后的任意步驟中形成。用于形成溝槽隔離的工藝是本領(lǐng)域已知的，例如包括在半導(dǎo)體結(jié)構(gòu)中