相變化記憶體以及制造相變化記憶體的方法
【技術領域】
[0001]本發(fā)明是有關于一種制造相變化記憶體的方法以及一種相變化記憶體。
【背景技術】
[0002]計算機或其他電子裝置通常配置有各種類型的記憶體，例如隨機存取記憶體(RAM)、只讀記憶體(R0M)、動態(tài)隨機存取記憶體(DRAM)、同步動態(tài)隨機存取記憶體(SDRAM)、相變化隨機存取記憶體(PCRAM)或快閃記憶體。相變化記憶體是非揮發(fā)性的記憶體，可通過量測記憶體單元的電阻值而獲取儲存于其中的數據。一般而言，相變化記憶體單元包含加熱元件以及相變化單元，相變化單元會因為受熱而發(fā)生相變化。當通入電流至加熱元件時，加熱元件將電能轉變成熱量，所產生的熱量促使相變化單元發(fā)生相的改變，例如從非晶相(amorphous)轉變成多晶相(polycrystalline)。相變化單元在不同的相具有不同的電阻值，經由偵測或讀取相變化單元的電阻值，便得以判斷記憶體單元的數據型態(tài)。簡化相變化記憶體的制造方法一直是記憶體制造商努力的目標。

【發(fā)明內容】

[0003]本發(fā)明的一方面是提供一種制造相變化記憶體的方法，此方法僅需一道微影蝕刻制程便能在介電層中形成特殊形狀的相變化元件以及嵌設在其中的加熱元件。此方法包含
(i)在一半導體基材上形成一第一介電層、至少一導電接觸結構以及至少一第一電極，其中第一電極迭置在導電接觸結構上，且第一電極的頂面露出第一介電層；(ii)形成具有至少一開口的一第二介電層于第一介電層上，其中此開口露出第一電極的頂面；(iii)形成一阻障層襯裹開口的一側壁；(iv)形成一相變化元件于開口內，其中相變化元件包含一底座以及一圍壁，底座接觸第一電極的頂面，圍壁由底座的周緣沿著阻障層向上延伸，圍壁的內緣定義一凹口，凹口的入口的寬度大于凹口的底部的寬度；(V)形成一加熱元件填充在凹口內，其中加熱元件的上部的寬度大于加熱元件的下部的寬度；以及(vi)形成一第二電極于加熱元件上方。
[0004]在某些實施方式中，形成阻障層襯裹開口的側壁的操作包含:沉積一阻障材料層于第二介電層、側壁以及第一電極的頂面上；以及移除阻障材料層沉積在第二介電層以及第一電極頂面上的部分。
[0005]在某些實施方式中，形成相變化元件于開口內的操作包含:沉積一相變化材料層于開口內以及第二介電層上，其中相變化材料層在開口中包覆一孔洞；移除沉積在第二介電層上的相變化材料層；以及蝕刻沉積在開口內的相變化材料層的一部分以暴露出孔洞，而形成凹口。
[0006]在某些實施方式中，凹口的入口的寬度為約30nm至約lOOnm，凹口的底部的寬度為約12nm至約30nm。
[0007]在某些實施方式中，凹口的入口的寬度對凹口的底部的寬度的比值為約1.2至約9。
[0008]在某些實施方式中，凹口的入口至凹口的底部定義凹口的深度，深度為30nm至70nmo
[0009]在某些實施方式中，加熱元件的上部的寬度為凹口的入口的寬度，加熱元件的下部的寬度為凹口的底部的寬度。
[0010]在某些實施方式中，形成加熱元件的操作包含形成一輔助電極，輔助電極由加熱元件的上部延伸出，且與加熱元件的上部具有相同的寬度。
[0011]在某些實施方式中，形成該第二電極的操作包含:形成一第三介電層于加熱元件上方，其中第三介電層具有一第一開孔露出加熱元件；以及在第一開孔中形成第二電極。
[0012]本發(fā)明的一方面是提供一種相變化記憶體，此相變化記憶體，包含一第一電極、一相變化元件、一加熱元件以及一第二電極。相變化元件包含一底座以及一圍壁。底座接觸第一電極，圍壁由底座的周緣向上延伸，圍壁的內緣定義一凹口，凹口的入口的寬度大于凹口的底部的寬度。加熱元件嵌設在凹口內，其中加熱元件的上部的寬度等于凹口的入口的寬度，且加熱元件的下部的寬度等于凹口的底部的寬度。第二電極位于加熱元件上方。
【附圖說明】
[0013]圖1A繪示根據本發(fā)明各種實施方式的制造相變化記憶體的方法的流程圖；
[0014]圖1B實現(xiàn)圖1A中操作40的步驟流程圖；
[0015]圖2A繪示本發(fā)明某些實施方式在執(zhí)行操作10后的上視示意圖；
[0016]圖2B繪示圖2A中沿線段BB’的剖面示意圖；
[0017]圖3-圖12繪示本發(fā)明各種實施方式在不同制程階段的剖面示意圖。
【具體實施方式】
[0018]為了使本發(fā)明的敘述更加詳盡與完備，下文針對了本發(fā)明的實施方式與具體實施例提出了說明性的描述；但這并非實施或運用本發(fā)明具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。
[0019]在以下描述中，將詳細敘述許多特定細節(jié)以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節(jié)的情況下實踐本發(fā)明的實施例。在其他情況下，為簡化附圖，熟知的結構與裝置僅示意性地繪示于圖中。
[0020]在本文中使用空間相對用語，例如“下方”、“之下”、“上方”、“之上”等，這是為了便于敘述一元件或特征與另一元件或特征之間的相對關系，如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如，當圖示上下翻轉180度時，一元件與另一元件之間的關系，可能從“下方”、“之下”變成“上方”、“之上”。此外，本文中所使用的空間上的相對敘述也應作同樣的解釋。
[0021]本發(fā)明的一方面是提供一種制造相變化記憶體的方法。圖1A繪示根據本發(fā)明各種實施方式的制造相變化記憶體的方法1的流程圖。方法1包含操作10、操作20、操作30、操作40、操作50以及操作60。圖2A至圖12繪示操作10至操作60中不同制程階段的示意圖。雖然下文中利用一系列的操作或步驟來說明在此揭露的方法，但是這些操作或步驟所示的順序不應被解釋為本發(fā)明的限制。例如，某些操作或步驟可以按不同順序進行及/或與其它步驟同時進行。此外，并非必須執(zhí)行所有繪示的步驟才能實現(xiàn)本發(fā)明的實施方式。此外，在此所述的每一個操作或步驟可以包含數個子步驟或動作。
[0022]在操作10中，在半導體基材上形成第一介電層、至少一導電接觸結構以及至少一第一電極。圖2A繪示本發(fā)明某些實施方式執(zhí)行操作10的上視示意圖，圖2B繪示圖2A中沿線段BB’的剖面示意圖。如圖2A及圖2B所示，在半導體基材102上形成第一介電層110、多個導電接觸結構120以及多個第一電極130。在某些實施方式中，半導體基材102包含摻雜或未摻雜的硅晶圓、或半導體上絕緣體(SOI)基材、或類似的半導體材料。在某些實施中，半導體基材102還包含主動元件106，主動元件可例如為N型金屬氧化物半導體(NM0S)元件、P型金屬氧化物半導體(PM0S)元件或互補式金屬氧化物半導體(CMOS)元件或類似的元件。在某些實施方式中，主動元件106包含柵極106G、源極區(qū)域106S和漏極區(qū)域106D。在某些實施例中，半導體基材102還包含至少一個淺溝渠隔離結構108，用以隔離兩個主動元件106之間的漏極區(qū)域106D。
[0023]介電層110可以是任何適合的介電材料，例如氮化硅、氧化硅、摻雜的硅玻璃等介電材料，介電層110也可以由低介電系數的介電材料所形成，例如磷硅酸鹽玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、碳化硅材料、或上述的組合或類似材料。
[0024]導電接觸結構120可例如為包含鎢(W)或相似材料的金屬通孔結構。在某些實施方式中，導電接觸結構120包含多個源極接觸結構120S以及多個漏極接觸結構120D，源極接觸結構120S