金屬柵極層115”，其中，在一些實施例中，可在金屬層115”的沉積中一體地形成柵極接觸結(jié)構(gòu)1115’。這樣，包括溝道層101’、102’(柵極層115”介于它們之間)和包裹的柵極結(jié)構(gòu)110’、115”、1115’的堆疊的結(jié)構(gòu)限定了完整的nFET器件100，。在圖11的nFET器件100’中，InGaSb溝道101’和102’可為固有的或未摻雜的η型，并且它們堆疊以限定鰭形器件結(jié)構(gòu)(或finFET)。
[0071]如上所述，熱電子FET溝道層和TFET溝道層102’和101’的閾電壓Vt可不同，并且可被調(diào)整以使得截止?fàn)顟B(tài)泄漏對于兩組溝道層102’和101’幾乎相同(尤其對于較高電源電壓，熱電子器件在較低電源電壓可具有減小的泄漏)。由于兩組溝道層102’和101’共享同一柵極堆疊件(除非執(zhí)行額外處理以提供不同的柵極堆疊件)，因此引入相對的器件內(nèi)Vt移位的一種方式是在熱電子溝道層102’或TFET溝道層101’中提供摻雜的層或區(qū)，以實現(xiàn)更高的閾電壓Vt。摻雜水平可足夠高以將完全耗盡(FD)的開始延遲，從而使閾電壓Vt升高，但是不會高到使得所述層“不可耗盡”，即，通過在完全耗盡(FD)之前引起表面逆轉(zhuǎn)。因此，針對使用的納米片材溝道層厚度合適地設(shè)計摻雜水平?？赏ㄟ^在溝道層101’或102’中包括延伸的中等摻雜的層或高濃度薄層(“ δ摻雜”)來實現(xiàn)該摻雜水平。根據(jù)本發(fā)明構(gòu)思的實施例的溝道層生長的外延性質(zhì)可允許直接形成這種額外的摻雜層，以針對溝道層101’和102’提供期望的閾電壓。
[0072]另外，將TFET和熱電子溝道層101’和102’的溝道層厚度和組成選為使得在高VDD操作中在漏極側(cè)上不發(fā)生帶-帶隧穿(BTBT)。雖然在源極側(cè)上TFET的正常操作需要BTBT，但是其會有助于漏極側(cè)上的寄生泄漏；對于熱電子FET的漏極側(cè)也是這樣。對于TFET，這個問題可尤其嚴(yán)重，這是由于TFET溝道層101’的組成被選為促進(jìn)BTBT(例如，利用低帶隙材料)。然而，在一些實施例中，可通過以下步驟來解決這個問題:減小溝道層101’和/或102’的厚度以將有效帶隙增加至可接受的BTBT的程度；以及設(shè)計TFET結(jié)的源極側(cè)以增大隧穿電流(根據(jù)需要)。然而，即使在沒有額外的源極側(cè)設(shè)計的情況下，TFET源極溝道結(jié)可由于柵極偏壓(增大了隧穿窗口)而固有地提供比漏極側(cè)大得多的隧穿電流?？赏ㄟ^允許P+更深地向內(nèi)擴散到TFET溝道層101’中(例如，通過增加p+摻雜)來設(shè)計額外的增加；導(dǎo)致更加重度摻雜的源極延伸部分109e’由于摻雜導(dǎo)致的帶隙變窄而具有更窄的帶隙。
[0073]圖12至圖19是示出制造根據(jù)本發(fā)明構(gòu)思的其它實施例的η溝道混合或組合的隧道FET/熱電子FET器件1200的方法的剖視圖。雖然以舉例的方式參照基于銦鎵砷化物(InGaAs)的溝道層示出了圖12至圖19的實施例，但是應(yīng)該理解，本發(fā)明構(gòu)思的實施例不限于這種材料，并且也可使用其它材料。
[0074]現(xiàn)在參照圖12，包括交替的砷化鎵(GaAs)犧牲層1215’和銦鎵砷化物(InGaAs)溝道層1201、1202的初始堆疊件例如通過外延生長形成在襯底1207上。在圖12至圖19中，襯底是鍺(Ge)應(yīng)力釋放緩沖(SRB)襯底1207，但是可使用其它襯底。堆疊件中的InGaAs納米片材溝道層1201、1202的數(shù)量或量可針對電路操作根據(jù)要求形成。也就是說，根據(jù)具體應(yīng)用的要求，InGaAs納米片材溝道層1201、1202的數(shù)量/量可針對芯片上的不同電路而不同。
[0075]還參照圖12，InxGai xAs溝道層1201和InyGai yAs溝道層1202分別限定隧道FET的溝道區(qū)和熱電子FET的溝道區(qū)。InxGai xAs層1201和InyGai yAs層1202的對應(yīng)組成可不同(例如，x#y)，并且可獨立地選擇，以分別增加或優(yōu)化隧道FET和/或熱電子FET的特征。例如，在特定的實施例中，對于Ir^Gai xAs溝道層1201，x ^ 0.8，并且對于Ir^Gai yAs溝道層1202，y?0.5。InGaAs溝道層1201、1202可發(fā)生應(yīng)變，并且可由于僅幾納米的對應(yīng)厚度而不釋放。應(yīng)該注意，溝道層1201、1202中的應(yīng)變對于器件操作可較不重要，但是可避免釋放以降低缺陷。另外，雖然僅通過舉例的方式，堆疊件中的下納米片材1202限定了一個或更多個熱電子FET溝道，并且堆疊件中的上納米片材1201限定了一個或更多個TFET溝道，但是在一些實施例中，堆疊件中的TFET和熱電子FET的次序可顛倒。
[0076]GaAs層1215’是犧牲層，并且?guī)缀趸驅(qū)嵸|(zhì)上與Ge SRB襯底1207晶格匹配?？苫贕aAs相對于InGaAs的蝕刻選擇性將其選為用于犧牲層1215’的材料。這樣，應(yīng)該理解，本發(fā)明構(gòu)思的實施例不限于圖12至圖19所示的特定材料，并且當(dāng)選擇其它半導(dǎo)體材料用于隧道FET和熱電子FET的溝道層1201、1202時，可選擇不同的材料用于犧牲層1215’以允許相對于溝道層1201、1202的選擇性蝕刻。
[0077]如圖13所示，在納米片材堆疊件的最上面的犧牲層1215’上沉積犧牲柵極層1315和間隔件1290并將其圖案化。犧牲柵極層1315和間隔件1290可在堆疊件的側(cè)壁上和在側(cè)壁之間的上表面上延伸。在圖14中，執(zhí)行初始蝕刻以去除被間隔件1290暴露出來的堆疊件的區(qū)域，以限定將在后續(xù)操作中用于形成的源極區(qū)/漏極區(qū)的區(qū)域。如圖14中進(jìn)一步示出的，將通過初始蝕刻暴露出來的GaAs犧牲層1215’的邊緣橫向蝕刻(例如，利用定時、各向同性選擇性蝕刻)，從而在GaAs犧牲層1215’的邊緣限定空隙1420 (例如，具有“半月”形)。例如，可執(zhí)行GaAs的選擇性蝕刻(相對于InGaAs的蝕刻選擇性至多為約1000:1)。這樣，犧牲層1215’的邊緣包括相對于溝道層1201、1202橫向凹進(jìn)的區(qū)1420，其中凹進(jìn)區(qū)1420由溝道層1201、1202和間隔件1290界定或圍繞。
[0078]現(xiàn)在參照圖15，低k材料沉積在堆疊件上，以填充空隙1420。在一些實施例中，可在低k材料沉積之前去除間隔件1290。執(zhí)行各向異性豎直蝕刻(例如，等離子體或相似蝕刻)，以從除填充的空隙1420以外的區(qū)中去除低k材料，從而在犧牲層1215’的邊緣限定介質(zhì)懸浮區(qū)1520。介質(zhì)懸浮區(qū)1520使(在后續(xù)操作中形成的)柵極層與在溝道層1201、1202的相對兩側(cè)上外延生長的源極區(qū)1209sl/1209s2和漏極區(qū)1209d絕緣。例如，溝道層材料的其余部分(即，在堆疊件的側(cè)壁的InxGai xAs 1201和InyGai yAs 1202)可用作用于源極區(qū)1209sl/1209s2和漏極區(qū)1209d在Ge SRB襯底1207上的外延生長的晶種層。例如，也可基于底部的襯底材料使用其它工藝(除此之外或可替換地)以形成源極區(qū)1209sl/1209s2和漏極區(qū)1209d。源極區(qū)1209sl/1209s2和漏極區(qū)1209d可形成為具有與熱電子FET溝道層1202匹配的銦(In)組成(也就是說，與TFET溝道層1201相比，具有更低的In含量)。雖然應(yīng)力釋放由于高度和/或失配是可能的，但是這種應(yīng)力釋放在源極區(qū)1209sl/1209s2和漏極區(qū)1209d中不會成為問題。
[0079]如上面討論的，對于如本文描述的組合的隧道/熱電子η型FET器件，漏極1209d是全η型，而源極包括限定隧道FET的源極的ρ型部分1209sl以及限定熱電子FET的源極的η型部分1209s2。在一些實施例中，為了制造源極區(qū)以使其包括具有不同導(dǎo)電類型的部分1209sl和1209s2，n+源極區(qū)1209s2可與n+漏極區(qū)1209d同時生長，n+源極區(qū)1209s2可部分凹進(jìn)，并且P+源極區(qū)1209sl可在凹進(jìn)的n+源極區(qū)1209s2上生長。具體地說:可在源極側(cè)和漏極側(cè)二者上執(zhí)行n+外延，以分別生長區(qū)1209s2和1209d ;可在掩蔽漏極區(qū)1209d的情況下使源極區(qū)1209s2部分地凹進(jìn)，以使得所述凹進(jìn)將TFET溝道層1201的端部或側(cè)壁暴露出來；可在掩蔽漏極區(qū)1209d的情況下執(zhí)行p+外延，以直接在n+熱電子FET源極區(qū)1209s2上形成p+TFET源極區(qū)1209sl，從而在它們之間限定p-η結(jié)。
[0080]可替換地，為了制造源極區(qū)以使其包括具有不同導(dǎo)電類型的部分1209sl和1209s2，可在掩蔽堆疊件的源極側(cè)的同時選擇性地形成漏極區(qū)1209d，并且隨后可在掩蔽漏極區(qū)1209d的同時選擇性地形成源極區(qū)1209sl/1209s2。例如，在漏極區(qū)1209d生長之后，可在掩蔽漏極區(qū)1209d的同時使用長投PVD工藝以沉積多晶源極區(qū)1209sl/1209s2，其中第一部分PVD工藝使用n+摻雜，并且第二部分PVD工藝使用p+摻雜。具體地說:可(在遮蔽源極側(cè)的情況下)在漏極側(cè)上選擇性地執(zhí)行n+外延以形成漏極區(qū)1209d ;可(在掩蔽漏極區(qū)1209d的情況下)執(zhí)行長投PVD，以將多晶InGaAs沉積在源極側(cè)上，其中第一階段的沉積利用Π+摻雜，并且第二階段的沉積利用P+摻雜，以分別限定區(qū)1209sl和1209s2 ;并且可使用化學(xué)機械拋光(CMP)工藝，以去除過量沉積的InGaAs。這種多晶源極區(qū)對于器件操作不會成為問題，這是由于源極延伸區(qū)1209e(下面討論)可為單晶的。應(yīng)該理解，雖然以上參照針對η型FET器件的源極/漏極制造進(jìn)行了描述，但是可針對ρ型FET器件改變對應(yīng)的摻雜類型。
[0081]圖16示出了摻雜的源極/漏極延伸區(qū)1209e在溝道層1201、1202的鄰近低k介質(zhì)懸浮區(qū)1520的那部分中的形成。具體地說，可執(zhí)行退火(和/或其它合適的操作)以在鄰近于先前形成的介質(zhì)懸浮區(qū)1520的溝道層1201和1202的端部或邊緣限定摻雜的延伸區(qū)1209e，以接觸源極區(qū)1209sl/1209s2和漏極區(qū)1209d。通過減小源極區(qū)1209sl/1209s2與后續(xù)形成的柵極層1215之間的分離，延伸區(qū)1209e可減小寄生電阻(Rpara)。在圖15中的源極和漏極再生長之前，也可使用諸如注入或等離子體摻雜的其它技術(shù)來形成摻雜的延伸區(qū)1209e。這樣，在一些實施例中，可在圖15的操作之前或與圖15的操作同時執(zhí)行圖16的操作。
[0082]現(xiàn)在參照圖17，在間隔件1290的相對兩側(cè)，間隔件1790形成在源極區(qū)1209sl/1209s2和漏極區(qū)1209d上，并且源極區(qū)1209sl/1209s2和漏極區(qū)1209d朝著襯底1207至少部分地凹進(jìn)。另外，硅化物層1211或其它導(dǎo)電接觸區(qū)材料(諸如相對于n+區(qū)和P+區(qū)具有低界面電阻率的金屬層)形成在凹進(jìn)的源極區(qū)1209sl/1209s2和漏極區(qū)1209d上，以使得其側(cè)壁與間隔件1790對齊。低界面電阻率在n+區(qū)中可具有更大的重要性并且/或者對于熱電子FET的功能性可具有更大的重要性。硅化物層1211在限定在源極區(qū)1209sl/1209s2中的p_n結(jié)上提供電短路。硅化物或其它接觸層1211的組成可選為對于熱電子FET提供良好的接觸，這是由于與隧道FET相比