2的下部的介電層可以具有與隔離區(qū)域(STI)類似的功能，以分隔電路131和電路132?？梢酝ㄟ^ALD、PVD、CVD、或其他適當(dāng)?shù)墓に噥硇纬山殡妼印?br>[0056]參照圖5A，在形成隔離柵極224之后，F(xiàn)inFET器件200包括被配置為分隔電路131和電路132的隔離柵極224。柵極110、111、112、114、和115是包含功能金屬柵極的功能柵極。在一些實(shí)施例中，功能柵極的材料可以不同于隔離柵極中的材料。如圖5B和圖f5D所示，隔離柵極224的高度(hi)基本大于沿隔離柵極224所形成的每個側(cè)壁間隔件216的高度(h2)。隔離柵極224的高度(hi)也基本大于功能柵極的高度(hf)。此外，隔離柵極224延伸進(jìn)入摻雜區(qū)域204，并且其底部低于功能柵極110、111、112、114、和115的底部。隔離柵極224的材料可以與功能柵極的材料相同，或具有不同的材料。示例性材料包括純介電材料，諸如隔離柵極224中的Si02、S1N, Si3N4、高K電介質(zhì)、或它們的組合。在本實(shí)例中，工藝流程為:
[0057]1.隔離柵極多晶硅移除和溝槽蝕刻，
[0058]2.電介質(zhì)沉積(重新填充隔離柵極)，以及
[0059]3.功能柵極形成(其可以進(jìn)一步包括移除多晶硅柵極；形成高Κ柵極電介質(zhì)、功函金屬、以及低電阻金屬。)
[0060]圖6Α是根據(jù)本發(fā)明的一些實(shí)施例所制造的FinFET器件的設(shè)計(jì)布局400的俯視圖。圖6B是根據(jù)本發(fā)明的一些實(shí)施例沿圖6A中的線A-A所截取的FinFET器件650的截面圖。在一些實(shí)施例中，位于有源鰭線的邊緣的一個或多個柵極(例如，圖1A中的柵極110和/或柵極115)也可以被移除，并且可以使用ILD層和/或柵極側(cè)面上的間隔件側(cè)壁作為掩模元件來形成對應(yīng)的一個或多個溝槽。介電材料、或介電材料和金屬材料可以用于填充一個或多個溝槽，以形成隔離柵極，諸如位于有源鰭線的邊緣的柵極226和/或柵極228。隔離柵極226和/或228的形成工藝和/或材料可以基本類似于(例如，相同于)如前文所述的隔離柵極224的形成工藝和/或材料。如圖6A所示，有源鰭線邊緣處的隔離柵極226的形成工藝可以包括使用露出區(qū)域304的面積基本大于柵極110的面積的掩模。類似地，有源鰭線邊緣處的隔離柵極228的形成工藝還可以包括使用露出區(qū)域306的面積基本大于柵極115的面積的掩模。
[0061]參照圖6A和圖6B，F(xiàn)inFET器件650包括配置為分隔電路131和電路132的隔離柵極224、以及配置在有源鰭線邊緣處的隔離柵極226和228。柵極111、112、和114是含功能金屬柵極的功能柵極。在如圖6B所示的一些實(shí)施例中，隔離柵極224的高度(hi)基本上大于沿隔離柵極224形成的每個側(cè)壁間隔件216的高度(h2)。如圖6B所示，位于有源鰭線邊緣處的側(cè)壁間隔件216和隔離柵極226和228可以具有非對稱結(jié)構(gòu)。例如，側(cè)壁間隔件216a形成在隔離柵極226或228的外側(cè)，而隔離柵極226或228的外側(cè)部分可以具有高度(h3)，側(cè)壁間隔件216b形成在隔離柵極226或228的內(nèi)側(cè)，而隔離柵極226或228的內(nèi)側(cè)部分可以具有高度(h4)，高度h3基本大于高度h4。此外，隔離柵極226或228的底部可以低于功能柵極111、114的底部，并且高于隔離柵極224的底部。
[0062]圖7是根據(jù)本發(fā)明的各方面的制造FinFET器件的示例性方法500的流程圖。方法500包括:步驟502，提供MOSFET器件前體；步驟504，在源極/漏極部件上方沉積ILD層；步驟506，移除相鄰電路之間的偽多晶硅柵極，以形成溝槽；步驟508，使用ILD層作為掩模元件來使溝槽凹進(jìn)；以及步驟510，沉積一個或多個材料層，以形成隔離柵極。應(yīng)理解，可以在圖7的方法500之前、期間、以及之后提供附加步驟，一些其他步驟也會在本文中進(jìn)行簡要描述。
[0063]在步驟502處，提供了 M0SFET器件前體，例如，F(xiàn)inFET器件前體200。在一些實(shí)施例中，M0SFET器件前體包括襯底，以及形成在襯底上方的第一有源區(qū)域和第二有源區(qū)域中的一個或多個鰭。一個或多個鰭可以由一個或多個隔離區(qū)域分隔。一個或多個柵極可以形成在一個或多個鰭上方，并且在第一有源區(qū)域和第二有源區(qū)域上方延伸。可以形成一個或多個柵極，以沿一方向延伸，該方向基本垂直于形成的一個或多個鰭延伸的方向。源極/漏極部件可以形成在M0SFET器件前體的源極/漏極區(qū)域中。
[0064]在步驟504處，ILD層沉積在每個鰭的表面的上方。ILD層可以包括氧化硅、氮氧化硅、或其他合適的介電材料。ILD層可以包括單層或多層。可以通過諸如CVD、ALD、旋涂介質(zhì)(諸如S0G)的適合的技術(shù)形成該ILD層。可以執(zhí)行CMP工藝以提供ILD層的平坦頂面。
[0065]在步驟506處，可以移除偽多晶硅柵極以形成設(shè)置在兩個相鄰電路之間的溝槽?？梢允褂萌魏芜m當(dāng)?shù)墓饪毯臀g刻工藝來移除偽多晶硅柵極。蝕刻工藝可以包括選擇性濕蝕刻或選擇性干蝕刻。在移除偽多晶硅柵極之后，有源區(qū)域中的一條或多條有源鰭線顯露出來。在一些實(shí)施例中，光刻工藝可以包括:形成光刻膠層(抗蝕劑)；將抗蝕劑曝光為圖案；執(zhí)行曝光后烘培工藝；以及顯影抗蝕劑以形成包含抗蝕劑的掩模元件。如圖3A所示，可以通過任何適合的干蝕刻和/或濕蝕刻方法使用掩模元件露出含有偽多晶硅柵極113的區(qū)域302。掩模元件的面積可以基本大于偽多晶硅柵極的面積。
[0066]在步驟508處，可以使用ILD層作為蝕刻掩模元件使溝槽進(jìn)一步凹進(jìn)。剩余的間隔件側(cè)壁也可以用作掩模元件，以使溝槽凹進(jìn)。例如，如圖4A和圖4B所示，移除溝槽220中露出的有源鰭線106-3的一部分。在本實(shí)施例中，掩模元件露出的面積基本大于偽多晶硅柵極的面積，掩模元件可以用于蝕刻襯底以形成溝槽。
[0067]在步驟510處，一個或多個材料層可以沉積在凹進(jìn)的溝槽中，以在兩個相鄰電路之間形成隔離柵極。在一些實(shí)施例中，隔離柵極可以包括IL/HK/MG的多層結(jié)構(gòu)。在一些實(shí)施例中，隔離柵極可以包括完全填充凹進(jìn)溝槽的介電材料。在一些實(shí)施例中，隔離柵極可以包括填充凹進(jìn)溝槽的底部的介電材料和填充凹進(jìn)溝槽的上部的IL/HK/MG結(jié)構(gòu)?？梢孕纬筛綦x柵極以電隔離兩個相鄰的電路。可以使用ALD、PVD、CVD、或其他適當(dāng)?shù)墓に囆纬梢粋€或多個材料層。
[0068]但是，應(yīng)理解，除了具體有所要求之外，本發(fā)明不應(yīng)限于器件的特定類型。例如，本發(fā)明還可應(yīng)用于其他M0SFET器件。還應(yīng)理解，可以在方法之前、期間、以及之后提供附加的步驟，并且某些描述的步驟在該方法的其他實(shí)施例中可以被替換或刪除。
[0069]本文的實(shí)施例描述了使用自對準(zhǔn)蝕刻工藝形成M0SFET器件以形成隔離柵極的結(jié)構(gòu)和方法，其中，該隔離柵極用于在相鄰晶體管之間提供足夠的電隔離。本方案涉及使用剩余的ILD層和間隔件側(cè)壁作為蝕刻掩模元件，以在M0SFET器件中形成溝槽。之后，可以沉積一個或多個材料層，以填充溝槽，從而在相鄰電路之間提供足夠的電隔離。本方案提供友好的光刻圖案化工藝具有改進(jìn)的重疊控制，而不需使用高級的光刻工具。因此，這些實(shí)施例中不會增加額外的成本或面積損失。本方案還可以提供完全平衡的源極/漏極外延生長環(huán)境，從而可以提升器件穩(wěn)定性、芯片速度、單元匹配性能，并減少備用規(guī)格(standbyspecificat1n)。本發(fā)明的各實(shí)施例可實(shí)現(xiàn)對源極/漏極區(qū)域的均勻控制的提升，且實(shí)現(xiàn)了充分均勻的鰭端分配，從而具有更好的穩(wěn)定性和工藝余量改進(jìn)。
[0070]本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包括:一個或多個鰭，形成在襯底上，并沿第一方向延伸；一個或多個柵極，形成在一個或多個鰭上，并延第二方向延伸，第二方向基本垂直于第一方向，一個或多個柵極包括第一隔離柵極和至少一個功能柵極；源極/漏極部件，形成在一個或多個柵極中每一個柵極的兩側(cè)上；層間介電(ILD)層，形成在源極/漏極部件上，并且形成為與第一隔離柵極共面的頂面。第一隔離柵極的第一高度大于至少一個功能柵極中的每一個功能柵極的第二高度。
[0071]本發(fā)明提供了一種鰭式場效應(yīng)晶體管(FinFET)器件，包括:襯底，包括在第一方向上彼此間隔的第一有源區(qū)域和第二有源區(qū)域；配置在第一有源區(qū)域中的第一組鰭，以及配置在第二有源區(qū)域中的第二組鰭，第一組鰭和第二組鰭中的每一組均沿第二方向延伸，第