一種半導(dǎo)體器件及其制造方法、電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種半導(dǎo)體器件及其制造方法、電子
目-Ο
【背景技術(shù)】
[0002]在下一代集成電路的制造工藝中，對于互補金屬氧化物半導(dǎo)體(CMOS)的柵極的制作，通常采用高k_金屬柵工藝。對于具有較小數(shù)值的工藝節(jié)點的晶體管結(jié)構(gòu)而言，所述高k-金屬柵工藝通常為后柵極(gate-last)工藝，其典型的實施過程包括:首先，在半導(dǎo)體襯底上形成偽柵極結(jié)構(gòu)，所述偽柵極結(jié)構(gòu)由自下而上的界面層、高k介電層、覆蓋層和犧牲柵電極層構(gòu)成；然后，在偽柵極結(jié)構(gòu)的兩側(cè)形成柵極間隙壁結(jié)構(gòu)，之后去除偽柵極結(jié)構(gòu)中的犧牲柵電極層，在柵極間隙壁結(jié)構(gòu)之間留下一溝槽；接著，在所述溝槽內(nèi)依次沉積功函數(shù)金屬層(workfunct1n metal layer)、阻擋層(barrier layer)和浸潤層(wetting layer)；最后進行金屬柵(通常為鋁)的填充。
[0003]上述工藝過程會導(dǎo)致較為嚴重的層間介電層的厚度的降低，后續(xù)在層間介電層中形成連通半導(dǎo)體襯底的有源區(qū)的接觸孔時，在層間介電層上形成的掩膜層的高度也隨之降低，當實施光刻將接觸孔的圖案形成于掩膜層中時，將會削弱掩膜層對于光學(xué)信號的反映，進而影響所需形成的接觸孔的特征尺寸以及對準有源區(qū)的精度。造成層間介電層的厚度的降低的原因有二:第一，形成偽柵極結(jié)構(gòu)以及兩側(cè)的柵極間隙壁結(jié)構(gòu)之后，在半導(dǎo)體襯底上依次形成接觸孔蝕刻停止層和層間介電層，接著實施化學(xué)機械研磨直至露出偽柵極結(jié)構(gòu)的頂部，此研磨過程會造成層間介電層的損失；第二，由于CMOS的PM0S部分和NM0S部分的金屬柵極結(jié)構(gòu)需要具有不同的功函數(shù)，因此，二者的金屬柵極結(jié)構(gòu)是分別形成的，在去除偽柵極結(jié)構(gòu)后形成的所述溝槽內(nèi)依次形成功函數(shù)金屬層、阻擋層、浸潤層和金屬柵的過程中需要執(zhí)行兩次或者多次的研磨過程，這些研磨過程也會造成層間介電層的損失。
[0004]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導(dǎo)體器件的制造方法，包括:提供具有對準標記區(qū)的半導(dǎo)體襯底，在所述半導(dǎo)體襯底中形成有環(huán)繞包圍所述對準標記區(qū)的淺溝槽隔離結(jié)構(gòu)，在所述淺溝槽隔離結(jié)構(gòu)的頂部與所述半導(dǎo)體襯底的上表面之間形成有凹坑；在所述半導(dǎo)體襯底上形成作為對準標記的偽柵極結(jié)構(gòu)；在所述半導(dǎo)體襯底上依次形成接觸孔蝕刻停止層和層間介電層，覆蓋所述偽柵極結(jié)構(gòu)并完全填充所述凹坑，所述層間介電層包括自下而上層疊的第一層間介電層和第二層間介電層，后續(xù)實施化學(xué)機械研磨時，研磨液對所述第二層間介電層的研磨速率低于對所述第一層間介電層的研磨速率；執(zhí)行所述化學(xué)機械研磨，直至露出所述偽柵極結(jié)構(gòu)的頂部。
[0006]在一個示例中，所述第一層間介電層的構(gòu)成材料為HARP，所述第二層間介電層的構(gòu)成材料為TE0S。
[0007]在一個示例中，所述化學(xué)機械研磨分兩步執(zhí)行:執(zhí)行第一化學(xué)機械研磨，直至露出所述接觸孔蝕刻停止層的頂部，以完全去除位于所述對準標記區(qū)的有源區(qū)上方的第二層間介電層；執(zhí)行第二化學(xué)機械研磨，直至去除所述接觸孔蝕刻停止層的位于所述偽柵極結(jié)構(gòu)頂部的部分。
[0008]在一個示例中，所述凹坑的深度為200埃-300埃。
[0009]在一個示例中，形成所述凹坑的工藝步驟包括:在所述半導(dǎo)體襯底上形成硬掩膜層；圖案化所述硬掩膜層，以在所述硬掩膜層中形成構(gòu)成所述淺溝槽隔離結(jié)構(gòu)的圖案的開口 ；以所述圖案化的硬掩膜層為掩膜，在所述半導(dǎo)體襯底中蝕刻出用于形成所述淺溝槽隔離結(jié)構(gòu)的溝槽；在所述溝槽中以及所述硬掩膜層上沉積隔離材料；執(zhí)行另一化學(xué)機械研磨以研磨所述隔離材料，直至露出所述硬掩膜層；以所述硬掩膜層為掩膜，執(zhí)行干法蝕刻以回蝕刻所述隔離材料，形成所述凹坑；通過蝕刻去除所述硬掩膜層。
[0010]在一個示例中，所述偽柵極結(jié)構(gòu)包括自下而上層疊的高k介電層和犧牲柵電極層。
[0011 ] 在一個示例中，在所述高k介電層和所述半導(dǎo)體襯底之間還形成有界面層，在所述高k介電層和所述犧牲柵電極層之間還形成有覆蓋層。
[0012]在一個實施例中，本發(fā)明還提供一種采用上述方法制造的半導(dǎo)體器件。
[0013]在一個實施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述半導(dǎo)體器件。
[0014]根據(jù)本發(fā)明，可以提升所述研磨結(jié)束后的層間介電層的厚度，確保于層間介電層中所需形成的接觸孔的特征尺寸以及對準所述半導(dǎo)體襯底的有源區(qū)的精度。
【附圖說明】
[0015]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0016]附圖中:
[0017]圖1A-圖1D為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0018]圖2為根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖。
【具體實施方式】
[0019]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0020]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的半導(dǎo)體器件及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0021]應(yīng)當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0022][示例性實施例一]
[0023]參照圖1A-圖1D，其中示出了根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0024]首先，如圖1A所示，提供半導(dǎo)體襯底100，半導(dǎo)體襯底100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，半導(dǎo)體襯底100選用單晶硅材料構(gòu)成。在半導(dǎo)體襯底100中形成有淺溝槽隔離(STI)結(jié)構(gòu)101，其環(huán)繞包圍半導(dǎo)體襯底100中的對準標記區(qū)。在半導(dǎo)體襯底100中還形成有各種阱(well)結(jié)構(gòu)，為了簡化，圖示中予以省略。
[0025]為了解決現(xiàn)有的后柵極工藝所面臨的層間介電層損耗的問題，在本發(fā)明的一個實施例中，淺溝槽隔離結(jié)構(gòu)101的頂部與半導(dǎo)體襯底100的上表面之間形成有深度為200埃-300埃的凹坑101’。形成凹坑101’的工藝步驟包括:在半導(dǎo)體襯底100上形成硬掩膜層，采用本領(lǐng)域技術(shù)人員所熟習(xí)的各種適宜的工藝技術(shù)形成硬掩膜層，例如化學(xué)氣相沉積工藝，其構(gòu)成材料優(yōu)選氮化硅；圖案化硬掩膜層，以在硬掩膜層中形成構(gòu)成淺溝槽隔離結(jié)構(gòu)101的圖案的開口，該過程包括:在硬掩膜層上形成具有淺溝槽隔離結(jié)構(gòu)101的圖案的光刻膠層，以所述光刻膠層為掩膜，蝕刻硬掩膜層直至露出半導(dǎo)體襯底100，采用灰化工藝去除所述光刻膠層；以圖案化的硬掩膜層為掩膜，在半導(dǎo)體襯底100中蝕刻出用于形成淺溝槽隔離結(jié)構(gòu)101的溝槽；在所述溝槽中以及硬掩膜層上沉積隔離材料，其通常為氧化物；執(zhí)行化學(xué)機械研磨工藝以研磨所述隔離材料，直至露出所述硬掩膜層；以所述硬掩膜層為掩膜，執(zhí)行干法蝕刻以回蝕刻所述隔離材料，形成凹坑101’，需要說明的是，對于特征尺寸較大的淺溝槽隔離結(jié)構(gòu)101而言，在執(zhí)行化學(xué)機械研磨工藝研磨所述隔離材料之后即可自然形成凹坑101’，因而可以省略回蝕刻所述隔離材料的步驟；通過蝕刻去除所述硬掩膜層。在上述過程中，為了確保在所述溝槽中實現(xiàn)隔離材料的無隙填充，所述隔離材料的沉積分多次(通常為三次)完成，每一次所形成的隔離材料的構(gòu)成是相同的。在所述沉積之后，執(zhí)行退火，以使形成的隔離材料致密化，提升其機械強度。在所述研磨之后，執(zhí)行另一退火，以修復(fù)上述過程對半導(dǎo)體襯底100的損傷，改善淺溝槽隔離結(jié)構(gòu)101與半導(dǎo)體襯底100之間的界面特性。需要說明的是，在上述示范性實施例中，形成硬掩膜層之前，可以先形成一層薄層氧化物作為緩沖層，以釋放硬掩膜層和半導(dǎo)體襯底100之間的應(yīng)力；沉積隔離材料之前，在硬掩膜層上以及用于形成淺溝槽隔離結(jié)構(gòu)101的溝槽的側(cè)壁和底部形成另一薄層氧化物構(gòu)成襯里層；為了簡化，所述緩沖層和襯里層均未示出。
[0026]接下來，在半導(dǎo)體襯底100上形成作為對準標記的偽柵極結(jié)構(gòu)102，作為一個示例，偽柵極結(jié)構(gòu)102可包括自下而上依次層疊的高k介電層102a和犧牲柵電極層102b。高k介電層102a的材料可包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化招等，特別優(yōu)選的是氧化鉿、氧化錯和氧化鋁。犧牲柵電極層102b的材料可包括多晶硅。作為另一個示例，在高k介電層102a和半導(dǎo)體襯底100之間還形成有界面層，在高k介電層102a和犧牲柵電極層102b之間還形成有覆蓋層(capping layer),為了簡化，圖示中予以省略。界面層可以改善高k介電層102a與半導(dǎo)體襯底100之間的界面特性，覆蓋層可以抑制后續(xù)形成的金屬柵極結(jié)構(gòu)中的金屬柵極材料(通常為鋁)向高k介電層102a中的擴散。界面層的材料可包括硅氧化物(S1x)。覆蓋層的材料可包括氮化鈦和氮化鉭。形成以上各層可以采用本領(lǐng)域技術(shù)人員所熟習(xí)的各種適宜的工藝技術(shù)，例如采用熱氧化工藝形成界面層，采用化學(xué)氣相沉積工藝形成高k介電層102a和犧牲柵電極層102b,米用物理氣相沉