半導(dǎo)體裝置和制造半導(dǎo)體裝置的方法
【專利說明】半導(dǎo)體裝置和制造半導(dǎo)體裝置的方法
[0001]本申請要求于2014年7月23日在韓國知識產(chǎn)權(quán)局提交的第10-2014-0093314號韓國專利申請的優(yōu)先權(quán)，該韓國專利申請的公開內(nèi)容通過引用全部包含于此。
技術(shù)領(lǐng)域
[0002]本發(fā)明構(gòu)思涉及半導(dǎo)體裝置和制造該半導(dǎo)體裝置的方法。更具體地講，本發(fā)明構(gòu)思涉及能夠改善可靠性和集成密度的三維(3D)半導(dǎo)體裝置和制造該半導(dǎo)體裝置的方法。
【背景技術(shù)】
[0003]為了高性能和低成本已經(jīng)使半導(dǎo)體裝置高度集成。傳統(tǒng)二維(2D)或平面存儲裝置的集成密度主要由單位存儲單元占據(jù)的面積來決定。因此，傳統(tǒng)2D存儲裝置的集成密度取決于成本昂貴的精細(xì)圖案化技術(shù)。
[0004]為了比2D半導(dǎo)體裝置的集成更高的集成，已經(jīng)開發(fā)了包括三維布置的存儲單元的三維(3D)半導(dǎo)體裝置。

【發(fā)明內(nèi)容】

[0005]根據(jù)本發(fā)明構(gòu)思的示例性實施例，一種半導(dǎo)體裝置包括:基板、堆疊結(jié)構(gòu)、外圍柵極結(jié)構(gòu)和剩余間隔件?；灏▎卧嚵袇^(qū)和外圍電路區(qū)。堆疊結(jié)構(gòu)設(shè)置在單元陣列區(qū)上，具有交替地堆疊的電極和絕緣層。外圍柵極結(jié)構(gòu)設(shè)置在外圍電路區(qū)上，沿一個方向彼此分隔開并且具有設(shè)置在基板上的外圍柵極圖案和設(shè)置在外圍柵極圖案的側(cè)壁上的外圍柵極間隔件。剩余間隔件設(shè)置在外圍柵極結(jié)構(gòu)的側(cè)壁上，具有堆疊的犧牲圖案和絕緣圖案。絕緣圖案包括與堆疊結(jié)構(gòu)的絕緣層的材料基本相同的材料。
[0006]根據(jù)本發(fā)明構(gòu)思的示例性實施例，提供了一種制造半導(dǎo)體裝置的方法。在基板的外圍電路區(qū)上設(shè)置外圍柵極結(jié)構(gòu)。每個外圍柵極結(jié)構(gòu)包括外圍柵極圖案和設(shè)置在外圍柵極圖案的側(cè)壁上的外圍柵極間隔件。通過在具有外圍柵極結(jié)構(gòu)的外圍電路區(qū)的整個頂表面上交替且重復(fù)地堆疊犧牲層和絕緣層來形成薄層結(jié)構(gòu)。重復(fù)進(jìn)行使薄層結(jié)構(gòu)圖案化的工藝以順序地暴露基板的單元陣列區(qū)和外圍電路區(qū)之間的絕緣層的頂表面，從而在單元陣列區(qū)上形成堆疊結(jié)構(gòu)并且在外圍柵極結(jié)構(gòu)的側(cè)壁上形成剩余間隔件。
[0007]根據(jù)本發(fā)明構(gòu)思的示例性實施例，提供了一種半導(dǎo)體裝置。基板包括單元陣列區(qū)和外圍電路區(qū)。堆疊結(jié)構(gòu)設(shè)置在單元陣列區(qū)上。沿第一方向延伸的第一外圍柵極結(jié)構(gòu)設(shè)置在外圍電路區(qū)的第一區(qū)上。第一外圍柵極結(jié)構(gòu)沿與第一方向交叉的第二方向以第一距離彼此分隔開。第一剩余間隔件設(shè)置在第一區(qū)中，至少兩個第一剩余間隔件設(shè)置在兩個相鄰的第一外圍柵極結(jié)構(gòu)之間。第二外圍柵極結(jié)構(gòu)設(shè)置在外圍電路區(qū)的第二區(qū)上。第二外圍柵極結(jié)構(gòu)沿第二方向以第二距離彼此分隔開。第二剩余間隔件設(shè)置在第二區(qū)中，一個第二剩余間隔件設(shè)置在兩個相鄰的第二外圍柵極結(jié)構(gòu)之間。第一外圍接觸塞連接到基板并且設(shè)置在至少兩個第一剩余間隔件之間。第二外圍接觸塞連接到基板并且貫穿設(shè)置在兩個相鄰的第二外圍柵極結(jié)構(gòu)之間的一個第二剩余間隔件。
【附圖說明】
[0008]參照本發(fā)明構(gòu)思的附圖，通過詳細(xì)描述本發(fā)明構(gòu)思的示例性實施例，本發(fā)明構(gòu)思的這些和其他特征將變得更加清楚，在附圖中:
[0009]圖1是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的示意圖；
[0010]圖2是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的示意性框圖；
[0011]圖3A和圖3B是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的單元陣列的不意性電路圖；
[0012]圖4A至圖4D是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的單元陣列的透視圖；
[0013]圖5是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的平面圖；
[0014]圖6是沿圖5的線1-1’、11-11’和II1-1II’截取以示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的剖視圖；
[0015]圖7至圖13是對應(yīng)于圖5的線和II1-1II’的用于示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的用于制造半導(dǎo)體存儲裝置的方法的剖視圖；
[0016]圖14是沿圖5的線1-1’、I1-1I’和II1-1II’截取以示出根據(jù)本發(fā)明構(gòu)思的其他實施例的半導(dǎo)體存儲裝置的剖視圖；
[0017]圖15是示出包括根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的存儲系統(tǒng)的示意性框圖；
[0018]圖16是示出包括根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的存儲卡的示意性框圖；以及
[0019]圖17是示出包括根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的信息處理系統(tǒng)的示意性框圖。
【具體實施方式】
[0020]下面將參照附圖詳細(xì)描述本發(fā)明的示例性實施例。然而，本發(fā)明以不同的形式實施并且不應(yīng)被解釋為限制于這里闡述的實施例。在附圖中，為了清晰起見，夸大了層和區(qū)域的厚度。還將理解的是，當(dāng)元件被稱為“在”另一元件或基板“上”時，該元件直接在所述另一元件或基板上，或者也可以存在中間層。還將理解的是，當(dāng)元件被稱為“結(jié)合到”或“連接到”另一元件時，該元件直接結(jié)合或連接到所述另一元件，或者也可以存在中間元件。在整個說明書和附圖中，同樣的附圖標(biāo)記可以表示同樣的元件。
[0021]圖1是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的示意圖。圖2是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的示意性框圖。
[0022]參照圖1，半導(dǎo)體存儲裝置包括單元陣列區(qū)CAR和外圍電路區(qū)。外圍電路區(qū)包括行解碼器區(qū)ROW DCR、頁緩沖器區(qū)PBR和列解碼器區(qū)COL DCR。另外，接觸區(qū)CTR設(shè)置在單元陣列區(qū)CAR和行解碼器區(qū)ROW DCR之間。
[0023]參照圖1和圖2，包括多個存儲單元的存儲單元陣列1設(shè)置在單元陣列區(qū)CAR中。存儲單元陣列1包括多個存儲單元、多條字線和多條位線。字線和位線電連接到存儲單元。存儲單元陣列1包括多個存儲塊BLK0至BLKn。存儲塊BLK0至BLKn中的每個可以同時被擦除。這樣，設(shè)置在存儲塊BLKO至BLKn中的每個存儲塊中的存儲單元的數(shù)據(jù)同時被擦除。隨后將參照圖3A、圖3B以及圖4A至圖4D來更詳細(xì)地描述存儲單元陣列1。
[0024]用于選擇存儲單元陣列1的字線的行解碼器2設(shè)置在行解碼器區(qū)ROW DCR中。用于將存儲單元陣列1電連接到行解碼器2的互連結(jié)構(gòu)設(shè)置在接觸區(qū)CTR中。響應(yīng)于地址數(shù)據(jù)，行解碼器2可以選擇存儲塊BLK0至BLKn中的一個并且可以選擇所選擇的存儲塊的字線中的一條字線。行解碼器2可以分別向所選擇的字線和未選擇的字線提供由電壓產(chǎn)生電路(未示出)產(chǎn)生的字線電壓。
[0025]用于感測存儲在存儲單元中的數(shù)據(jù)的頁緩沖器3設(shè)置在頁緩沖器區(qū)PBR中。根據(jù)操作模式，頁緩沖器3可以臨時存儲將被存儲在存儲單元中的數(shù)據(jù)，或者可以感測存儲在存儲單元中的數(shù)據(jù)。頁緩沖器3可以在編程操作模式期間作為寫入驅(qū)動器而操作，并且可以在讀取操作模式(或感測操作模式)期間作為感測放大器而操作。
[0026]連接到存儲單元陣列1的位線的列解碼器4設(shè)置在列解碼器區(qū)COL DCR中。列解碼器4可以在頁緩沖器3和外部裝置(例如，存儲控制器)之間提供數(shù)據(jù)傳輸路徑。
[0027]圖3A和圖3B是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的單元陣列的不意性電路圖。
[0028]參照圖3A，根據(jù)示例性實施例的半導(dǎo)體存儲裝置的單元陣列包括共源極線CSL、多條位線BL以及設(shè)置在共源極線CSL和位線BL之間的多個單元串CSTR。
[0029]位線BL 二維地布置，多個單元串CSTR并聯(lián)地連接到每條位線BL。單元串CSTR共同連接到共源極線CSL。多個單元串CSTR連接在一條共源極線CSL和多條位線BL之間。共源極線CSL包括多條二維布置的共源極線CSL。同樣的電壓施加到共源極線CSL。選擇性地，可以彼此獨立地電控制共源極線CSL。
[0030]每個單元串CSTR包括:接地選擇晶體管GST，連接到共源極線CSL ;串選擇晶體管SST，連接到位線BL ;以及多個存儲單元晶體管MCT，設(shè)置在接地選擇晶體管GST和串選擇晶體管SST之間。接地選擇晶體管GST、存儲單元晶體管MCT和串選擇晶體管SST彼此串聯(lián)連接。
[0031]共源極線CSL共同連接到接地選擇晶體管GST的源極。設(shè)置在共源極線CSL和位線BL之間的接地選擇線GSL、多條字線WL0至WL3和串選擇線SSL分別用作接地選擇晶體管GST、存儲單元晶體管MCT和串選擇晶體管SST的柵電極。每個存儲單元晶體管MCT包括數(shù)據(jù)存儲元件。
[0032]參照圖3B，根據(jù)示例性實施例的半導(dǎo)體存儲裝置的單元陣列包括并聯(lián)連接到每個豎直結(jié)構(gòu)VS的存儲元件ME。每個存儲元件ME連接到字線WL中的相對應(yīng)的一條字線WL。每條字線WL通過存儲元件ME中的相對應(yīng)的一個存儲元件ME連接到豎直結(jié)構(gòu)VS中的相對應(yīng)的一個豎直結(jié)構(gòu)VS。
[0033]多個串選擇晶體管SST通過多個位線塞BLP并聯(lián)連接到位線BL。每個位線塞BLP共同連接到與其相鄰的一對串選擇晶體管SST。
[0034]多條字線WL和多個豎直結(jié)構(gòu)VS設(shè)置在位線BL和串選擇晶體管SST之間。豎直結(jié)構(gòu)VS設(shè)置在位線塞BLP之間。例如，豎直結(jié)構(gòu)VS和位線塞BLP沿平行于位線BL的方向交替地布置。每個豎直結(jié)構(gòu)VS共同連接到與其相鄰的一對串選擇晶體管SST。
[0035]每個串選擇晶體管SST包括用作串選擇晶體管SST的柵電極的選擇線SL。選擇線SL平行于字線WL。
[0036]本發(fā)明構(gòu)思不限于圖3A和圖3B的實施例，并且單元陣列可以以各種形式實施。
[0037]圖4A至圖4D是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的半導(dǎo)體存儲裝置的單元陣列的透視圖。
[0038]參照圖4A，共源極線CSL是設(shè)置在基板10中的導(dǎo)電層或者形成在基板10中的摻雜劑區(qū)。位線BL是與基板10分隔開的導(dǎo)電圖案(例如，金屬線)，并且設(shè)置在基板10之上。位線BL 二維布置，多個單元串CSTR并聯(lián)連接到每條位線BL。因此，當(dāng)從上方看時，單元串CSTR 二維布置在共源極線CLS或基板10上。
[0039]每個單元串CSTR包括設(shè)置在共源極線CSL和位線BL之間的多條接地選擇線GSL1和GSL2、多條字線WL0至WL3以及多條串選擇線SSL1和SSL2。串選擇線SSL1和SSL2構(gòu)成圖3A的串選擇線SSL，接地選擇線GSL1和GSL2構(gòu)成圖3A的接地選擇線GSL。接地選擇線GSL1和GSL2、字線WL0至WL3以及串選擇線SSL1和SSL2是順序地堆疊在基板10上的導(dǎo)電圖案(例如，柵電極)。
[0040]另外，每個單元串CSTR包括從共源極線CSL豎直地延伸以被連接到位線BL的豎直結(jié)構(gòu)VS。豎直結(jié)構(gòu)VS貫穿接地選擇線GSL1和GSL2、字線WL0至WL3以及串選擇線SSL1和SSL2。例如，豎直結(jié)構(gòu)VS可以貫穿堆疊在基板10上的多個導(dǎo)電圖案。
[0041]豎直結(jié)構(gòu)VS可以包括半導(dǎo)體材料或?qū)щ姴牧?。如果豎直結(jié)構(gòu)VS包括半導(dǎo)體材料，則如圖4A中所示，豎直結(jié)構(gòu)VS包括連接到基板10的半導(dǎo)體主體部分SP1和設(shè)置在半導(dǎo)體主體部分SP1和數(shù)據(jù)存儲層DS之間的半導(dǎo)體間隔件SP2。此外，豎直結(jié)構(gòu)VS可以包括設(shè)置在豎直結(jié)構(gòu)VS的頂端部分中的摻雜區(qū)。例如，漏極區(qū)D形成在豎直結(jié)構(gòu)VS的頂端部分中。
[0042]數(shù)據(jù)存儲層DS設(shè)置在豎直結(jié)構(gòu)VS和字線WL0至WL3之間。數(shù)據(jù)存儲層DS可以包括電荷存儲層。例如，數(shù)據(jù)存儲層DS可以包括捕獲絕緣層、浮置柵電極和包括導(dǎo)電納米點的絕緣層中的至少一者。存儲在數(shù)據(jù)存儲層DS中的數(shù)據(jù)可以利用福勒-海姆(Fowler-Nordheim)隧穿而改變，其中，福勒-海姆隧穿是由包括半導(dǎo)體材料的豎直結(jié)構(gòu)VS與字線WL0至WL3之間的電壓差導(dǎo)致的。選擇性地，數(shù)據(jù)存儲層DS可以包括用于相變存儲器的薄層或用于可變電阻存儲器的薄層。
[0043]數(shù)據(jù)存儲層DS包括貫穿字線WL0至WL3的豎直圖案VP和水平圖案HP。水平圖案H