件應(yīng)用摻雜工藝之后的圖5中所示的半導體器件的截面圖。在一些實施例中，可以通過傾斜或成角度摻雜工藝形成溝道區(qū)114和214，在傾斜或成角度摻雜工藝中，以相對于襯底102的非垂直角度將摻雜劑注入到納米線內(nèi)。傾斜注入工藝是眾所周知的，因此本文不討論以避免重復。
[0065]在可選實施例中，在形成納米線之前或之后的外延生長工藝期間可以實現(xiàn)摻雜工藝。此外，也可以通過諸如等離子體浸沒摻雜等的其他各種技術(shù)實現(xiàn)摻雜工藝。
[0066]在一些實施例中，在將ρ型摻雜劑注入到溝道區(qū)114和214內(nèi)之后，溝道區(qū)114和214包括ρ型材料、p+型材料、p++型材料。ρ型摻雜劑包括硼、鎵、銦等。在可選實施例中，在將η型摻雜劑注入到溝道區(qū)114和214內(nèi)之后，溝道區(qū)114和214包括η型材料、η+型材料、η++型材料等。η型摻雜劑包括磷、砷等。
[0067]在一些實施例中，溝道區(qū)的材料(例如，114)可以不同于第一漏極/源極區(qū)(例如，112)和第二漏極/源極區(qū)(例如，116)的材料。例如，在Ν-溝道器件中，溝道區(qū)114包括Π+型材料。第一漏極/源極區(qū)112和第二漏極/源極區(qū)116包括η++型材料。
[0068]應(yīng)該指出的是，上述的傾斜注入工藝僅僅是實例，而不應(yīng)當不適當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域普通技術(shù)人員將會認識到許多變化、替代、和修改。例如，溝道區(qū)114和214可以由其他合適的注入技術(shù)形成。此外，在一些實施例中，取決于不同的設(shè)計要求和應(yīng)用，溝道區(qū)114和214可保留不被摻雜。
[0069]圖7示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成層間介電層之后的圖6所示的半導體器件的截面圖。層間介電層104可以包括摻雜的或未摻雜的氧化硅，但是可以可選地利用諸如氮化硅摻雜的硅酸鹽玻璃、高k材料、它們的組合等的其他材料。可以通過諸如化學汽相沉積(CVD)、濺射、或任何其他方法的合適的制造技術(shù)形成層間介電層 104。
[0070]圖8示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成高k介電層之后的圖7所示的半導體器件的截面圖。沿著溝道區(qū)114和214的側(cè)壁，并且在層間介電層104的頂面上方形成高k介電層802。高k介電層802可以由合適的高k材料(諸如具有大于約4的相對介電常數(shù)值的介電材料)形成。在一些實施例中，高k介電層802由諸如Si02、Al203、Hf02、它們的任意組合等的合適的氧化物材料形成。可以使用諸如CVD、等離子體增強化學汽相沉積(PECVD)等的任何合適的制造工藝形成高k介電層802。
[0071]圖9示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成第一功函金屬層之后的圖8所示的半導體器件的截面圖。在高k介電層802上方形成第一功函金屬層902。第一功函金屬層902可以由諸如氮化鈦(TiN)等的合適的導電材料形成。在可選實施例中，第一功函金屬層 902 可以由諸如 TiN、TiC、TiCN、TiAIN、TiSiN、TaN、TaC、TaCN、Mo、它們的任意組合等的合適的導電材料形成?？梢允褂弥T如CVD、物理汽相沉積(PVD)、原子層沉積(ALD)等的任何合適的制造工藝形成第一功函金屬層902。
[0072]圖10示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成第二功函金屬層之后的圖9所示的半導體器件的截面圖。第二功函金屬層1002形成在第一功函金屬層902的上方。第二功函金屬層1002可以由諸如氮化鉭(TaN)等的合適的導電材料形成。在可選實施例中，第二功函金屬層1002可以由諸如TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、Mo、它們的任意組合等的合適的導電材料形成?？梢允褂弥T如CVD、PVD、ALD等的任何合適的制造工藝形成第二功函金屬層1002。
[0073]圖11示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成柵極金屬層之后的圖10所示的半導體器件的截面圖。柵極金屬層1102形成在第二功函金屬層1002上方。更具體地，可以在兩個相鄰的納米線之間的間隙中填充柵極金屬材料以形成柵極金屬層?？梢詫嵤┪g刻工藝以部分地回蝕刻柵極金屬層的頂部。如圖11所示，剩余的柵極金屬層1102的頂面低于溝道(例如，溝道區(qū)114)的頂面。柵極金屬層1102可由諸如金屬、金屬硅化物、金屬氮化物、以及它們的組合的低電阻率材料形成。
[0074]在一些實施例中，柵極金屬層1102由諸如鎢、鋁、銅等的低電阻率金屬形成?？梢酝ㄟ^鍍工藝形成柵極金屬層1102。
[0075]圖12示出了根據(jù)本發(fā)明的各個實施例的對半導體器件應(yīng)用蝕刻工藝之后的圖11所示的半導體器件。對柵極金屬層1102以及高k介電層802、第一功函金屬層902和第二功函金屬層1002應(yīng)用蝕刻工藝。通過控制蝕刻工藝的強度和方向，柵極金屬層1102的部分已被去除以形成如圖12所示的柵極金屬層122和222。
[0076]如圖12所示，在蝕刻工藝完成后，包括高k介電層、第一功函金屬層和第二功函金屬層的柵極結(jié)構(gòu)圍繞每一條納米線。柵極金屬層不在納米線的周邊。結(jié)果，減小了在納米線的周邊處的柵極結(jié)構(gòu)的厚度。
[0077]圖13示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成層間介電層之后的圖12所示的半導體器件的截面圖。層間介電層可以包括與圖7中所示的層間介電層104相同的材料。貫穿說明書，新增加的層間介電層可以可選地稱為層間介電層104?？梢酝ㄟ^諸如CVD等的合適的制造技術(shù)形成層間介電層104。
[0078]圖14示出了根據(jù)本發(fā)明的各個實施例的對半導體器件應(yīng)用化學機械拋光(CMP)工藝之后的圖13所示的半導體器件的截面圖?？梢詫Π雽w器件的頂面應(yīng)用諸如CMP工藝的平坦化工藝。在CMP工藝中，蝕刻材料和研磨材料的組合與半導體器件的頂側(cè)接觸，并且研磨墊(未示出)用于研磨掉層間介電層104，直到暴露出第二漏極/源極區(qū)116的頂面。
[0079]圖15示出了根據(jù)本發(fā)明的各個實施例的用于形成圖2中所示的半導體器件的方法的流程圖。該流程圖僅僅是實例，它不應(yīng)當不適當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域普通技術(shù)人員將會認識到許多變化、替代和修改。例如，可以添加、刪除、替換、重排和重復如圖15所示的各個步驟。
[0080]在步驟1502中，可以在襯底上方形成多條納米線。在步驟1504中，通過諸如垂直摻雜工藝的摻雜工藝形成第一漏極/源極區(qū)和第二漏極/源極區(qū)。第一漏極/源極區(qū)可以是形成在納米線的下部中的源極區(qū)。第二漏極/源極區(qū)可以是形成在納米線的上部中的漏極區(qū)。
[0081]在步驟1506中，通過諸如傾斜或成角度摻雜工藝的合適的半導體注入工藝形成溝道區(qū)。溝道區(qū)位于第一漏極/源極區(qū)和第二漏極/源極區(qū)之間。應(yīng)該注意的是，對溝道區(qū)應(yīng)用傾斜注入工藝是可選的步驟。在一些實施例中，該溝道區(qū)可以是未摻雜的。在步驟1508中，通過諸如CVD等的合適的制造技術(shù)在半導體器件上方形成第一層間介電層。
[0082]在步驟1512中，通過合適的沉積工藝沿著溝道區(qū)的側(cè)壁和在第一層間介電層的頂面上方形成高k介電層。在步驟1514中，通過合適的沉積工藝在高k介電層上方形成第一功函層。在步驟1516中，通過合適的沉積工藝在第一功函層上方形成第二功函層。在步驟1518中，通過合適的沉積工藝在第二功函層上方形成柵極層。執(zhí)行蝕刻工藝以部分地回蝕刻柵極層。
[0083]在步驟1522中，通過對高k介電層、第一功函金屬層、第二功函金屬層和柵極金屬層應(yīng)用蝕刻工藝來形成柵極結(jié)構(gòu)。在步驟1524中，通過諸如CVD等的合適的制造技術(shù)在半導體器件上方形成第二層間介電層。在步驟1526中，對第二層間介電層應(yīng)用CMP工藝直到暴露出第二漏極/源極區(qū)的頂面。
[0084]圖16示出了根據(jù)本發(fā)明的各個實施例的存儲器件的截面圖。除了存儲器件1600還包括隧道層126和浮置柵極124之外，存儲器件1600類似于圖1A中所示的垂直晶體管器件100。根據(jù)閃存器件的工作原理，柵極結(jié)構(gòu)103包括第一功函金屬層132、第二功函金屬層134和柵極金屬層122，柵極金屬層122用作存儲器件1600的控制柵極。
[0085]如圖16所示，柵極結(jié)構(gòu)103的垂直部分圍繞溝道區(qū)114的下部。柵極金屬層122和柵極結(jié)構(gòu)103的垂直部分由圖16中所示的介電區(qū)分隔開。
[0086]存儲器件1600還包括隧道層126和浮置柵極124。如圖16所示，在柵極結(jié)構(gòu)103的垂直部分上方形成隧道層126。更具體地，在柵極結(jié)構(gòu)103的垂直部分的頂面上形成隧道層126的水平部分。沿著納米線101的側(cè)壁形成隧道層126的垂直部分。如圖16所示，隧道層126的垂直部分圍繞溝道區(qū)114的上部。
[0087]沿著溝道區(qū)114的側(cè)壁形成浮置柵極124。更具體地，浮置柵極124和溝道區(qū)114的上部由隧道層126的垂直部分分隔開。浮置柵極124是環(huán)形結(jié)構(gòu)。如圖16所示，浮置柵極124圍繞溝道區(qū)114的上部。
[0088]圖17示出了根據(jù)本發(fā)明的各個實施例的具有兩個相鄰的存儲器件的半導體器件的截面圖。半導體器件1700包括兩個垂直存儲晶體管，存儲晶體管的每個都具有類似于圖16所示的結(jié)構(gòu)，并且因此不再詳細討論，以避免重復。
[0089]圖18至圖24示出了根據(jù)本發(fā)明的各個實施例的制造如圖17所示的閃存器件的中間步驟。用于制造圖18中所示的半導體器件1700的步驟類似于在圖4至圖11中所示的步驟，并且因此不再進一步詳細討論，以避免不必要的重復。
[0090]圖19示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上方形成層間介電層之后的圖18所示的半導體器件的截面圖。該層間介電層可以包括與圖7中所示的層間介電層104相同的材料?？梢酝ㄟ^諸如CVD等的合適的制造技術(shù)形成層間介電層104?？梢詧?zhí)行蝕刻工藝以部分地回蝕刻層間介電層104的部分。如圖19所示，在蝕刻工藝完成之后，該層間介電層104的頂面與柵極金屬層122和222的頂面平齊。
[0091]圖20示出了根據(jù)本發(fā)明的各個實施例的在半導體器件上