晶體管及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造領(lǐng)域，尤其涉及一種晶體管及其形成方法。
【背景技術(shù)】
[0002]影響場效應(yīng)晶體管性能的主要因素在于載流子的遷移率。在場效應(yīng)晶體管中，載流子遷移率的下降不僅會降低晶體管的切換速度，而且還會使開和關(guān)時的電阻差異縮小。因此，在互補金屬氧化物半導體場效應(yīng)晶體管(CMOS)的發(fā)展中，有效提高載流子遷移率一直都是晶體管結(jié)構(gòu)設(shè)計的重點之一。
[0003]常規(guī)上，CMOS器件制造技術(shù)中將P型金屬氧化物半導體場效應(yīng)晶體管(PM0S)和N型金屬氧化物半導體場效應(yīng)晶體管(NM0S)分開處理，例如，在PM0S器件的制造方法中采用壓應(yīng)力材料，而在NM0S器件中采用張應(yīng)力材料，以向溝道區(qū)施加適當?shù)膽?yīng)力，從而提高載流子的遷移率。其中，嵌入式鍺硅(SiGe)技術(shù)(亦稱為eSiGe技術(shù))由于其能夠?qū)系绤^(qū)施加適當?shù)膲簯?yīng)力以提高空穴的遷移率而成為PM0S應(yīng)力工程的主要技術(shù)之一。通常，采用在PM0S晶體管的源/漏區(qū)中形成鍺硅應(yīng)力層的嵌入式鍺硅應(yīng)力引入技術(shù)。
[0004]請參考圖1，在半導體襯底100上，通過選擇性外延法生長鍺硅應(yīng)力層110之后，通常會進行源漏離子注入工藝(例如硼摻雜)，以用于形成PM0S器件的源/漏區(qū)。然而，摻入的硼離子由于瞬時增強擴散效應(yīng)，易向溝道區(qū)橫向擴散(如圖1中箭頭所示，未標注)，使溝道區(qū)的有效長度縮短，從而引起短溝道效應(yīng)，進而使PM0S器件的電學性能變差。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是提供一種晶體管及其形成方法，以提高晶體管的性能。
[0006]為解決上述問題，本發(fā)明提供一種晶體管的形成方法，包括:
[0007]提供半導體襯底；
[0008]在所述半導體襯底上形成掩膜堆疊結(jié)構(gòu)；
[0009]在所述掩膜堆疊結(jié)構(gòu)兩側(cè)的半導體襯底內(nèi)形成第一凹槽；
[0010]在所述第一凹槽的側(cè)壁形成絕緣阻擋層；
[0011]在所述第一凹槽內(nèi)填充滿應(yīng)力襯墊層；
[0012]在所述應(yīng)力襯墊層上形成介質(zhì)層，所述介質(zhì)層上表面與所述掩膜堆疊結(jié)構(gòu)上表面齊平；
[0013]去除所述掩膜堆疊結(jié)構(gòu)，直至形成暴露所述半導體襯底的第二凹槽；
[0014]在所述第二凹槽底部形成半導體層；
[0015]在所述半導體層上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)填充滿所述第二凹槽。
[0016]可選的，所述絕緣阻擋層的材料包括氧化硅和氮化硅的至少其中之一。
[0017]可選的，所述絕緣阻擋層的厚度范圍為5nm?50nm。
[0018]可選的，所述半導體層的厚度范圍為10nm?lOOnm。
[0019]可選的，采用外延生長方法在所述第一凹槽內(nèi)填充滿所述應(yīng)力襯墊層。
[0020]可選的，采用外延生長方法在所述第二凹槽底部形成所述半導體層。
[0021]可選的，所述介質(zhì)層的材料為氧化硅。
[0022]可選的，所述掩膜堆疊結(jié)構(gòu)包括位于所述半導體襯底上的氧化硅層和位于所述氧化硅層上的氮化硅層。
[0023]可選的，在所述第一凹槽的側(cè)壁形成所述絕緣阻擋層包括:
[0024]在所述第一凹槽的底部和側(cè)壁形成絕緣阻擋材料層；
[0025]采用各向異性干法刻蝕工藝去除位于所述第一凹槽底部的所述絕緣阻擋材料層，剩余所述絕緣阻擋層保留為所述絕緣阻擋層。
[0026]可選的，在形成所述柵極結(jié)構(gòu)后，還包括以下步驟:
[0027]去除所述介質(zhì)層以重新暴露所述應(yīng)力襯墊層；
[0028]對所述應(yīng)力襯墊層進行輕摻雜漏注入工藝；
[0029]在所述輕摻雜漏注入工藝后，在所述柵極結(jié)構(gòu)兩側(cè)形成側(cè)墻；
[0030]以所述側(cè)墻為掩模，對所述應(yīng)力襯墊層進行源漏離子注入工藝。
[0031]為解決上述問題，本發(fā)明還提供了一種晶體管，包括:
[0032]半導體襯底；
[0033]位于所述半導體襯底上的柵極結(jié)構(gòu)；
[0034]位于所述柵極結(jié)構(gòu)兩側(cè)半導體襯底內(nèi)的應(yīng)力襯墊層；
[0035]還包括:
[0036]位于所述半導體襯底與所述柵極結(jié)構(gòu)之間的半導體層；
[0037]位于所述半導體層下方的半導體襯底與所述應(yīng)力襯墊層之間的絕緣阻擋層。
[0038]可選的，所述絕緣阻擋層的材料包括氧化硅和氮化硅的至少其中之一。
[0039]可選的，所述絕緣阻擋層的厚度范圍為5nm?50nm。
[0040]可選的，所述半導體層的厚度范圍為10nm?lOOnm。
[0041]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0042]本發(fā)明的技術(shù)方案中，先在半導體襯底上形成所述掩膜堆疊結(jié)構(gòu)，然后在所述掩膜堆疊結(jié)構(gòu)兩側(cè)的半導體襯底內(nèi)形成第一凹槽，并在凹槽的側(cè)壁形成絕緣阻擋層，之后采用應(yīng)力襯墊層填充滿第一凹槽，則此時，絕緣阻擋層會阻擋在應(yīng)力襯墊層與所述掩膜堆疊結(jié)構(gòu)下方的半導體襯底之間，后續(xù)將所述掩膜堆疊結(jié)構(gòu)去除，并在半導體襯底上形成半導體層，在半導體層上形成柵極結(jié)構(gòu)，再對應(yīng)力襯墊層進行輕摻雜漏注入工藝和源漏離子注入工藝。最終形成的晶體管中，絕緣阻擋層阻擋在絕大部分的應(yīng)力襯墊層側(cè)面，防止應(yīng)力襯墊層中摻雜的離子(主要是通過源漏離子注入工藝摻雜的硼離子)擴散到溝道區(qū)，防止短溝道等問題的發(fā)生，提高晶體管的性能。
[0043]進一步，絕緣阻擋層的材料包括氧化硅和氮化硅的至少其中之一。氧化硅和氮化硅作為半導體工藝中經(jīng)常使用到的材料，它們的絕緣性能好，并且形成工藝簡單成熟，工藝成本低。因此，當絕緣阻擋層的材料選擇為氧化硅和氮化硅等材料時，不僅能夠起到良好的絕緣阻擋作用，而且可以達到簡化工藝和降低成本的效果。
【附圖說明】
[0044]圖1為現(xiàn)有晶體管的結(jié)構(gòu)不意圖；
[0045]圖2至圖16為本發(fā)明實施例所提供的晶體管的形成方法中各步驟對應(yīng)的結(jié)構(gòu)示意圖。
【具體實施方式】
[0046]正如【背景技術(shù)】所述，現(xiàn)有晶體管中，源漏離子注入工藝過程中注入的摻雜離子易擴散到溝道區(qū)，導致晶體管的性能下降。
[0047]為此，本發(fā)明提供一種晶體管及其形成方法。其中，所述晶體管具有位于半導體襯底上的半導體層，位于半導體層上的柵極結(jié)構(gòu)，位于柵極結(jié)構(gòu)兩側(cè)半導體襯底內(nèi)的應(yīng)力襯墊層，應(yīng)力襯墊層中具有輕摻雜源漏區(qū)和重摻雜區(qū)，并且所述晶體管還具有半導體層下方的半導體襯底與應(yīng)力襯墊層之間的絕緣阻擋層，因此，重摻雜區(qū)中注入的雜質(zhì)離子(例如硼離子)不易擴散到溝道區(qū)(溝道區(qū)位于半導體層及其下方的半導體襯底中)，因此，所述晶體管的性能提聞。
[0048]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。
[0049]本發(fā)明實施例提供一種晶體管的形成方法，請結(jié)合參考圖2至圖16。
[0050]請參考圖2，提供半導體襯底200，并在半導體襯底200上形成掩膜堆疊結(jié)構(gòu)(未標注)。
[0051]本實施例中，所述掩膜堆疊結(jié)構(gòu)包括位于半導體襯底200上的氧化硅層201和位于氧化硅層201上的氮化硅層203。并且所述掩膜堆疊結(jié)構(gòu)主要是由氮化硅層203組成，即氮化硅層203的厚度遠大于氧化硅層201的厚度。在本發(fā)明的其他實施例中，所述掩膜堆疊結(jié)構(gòu)也可以是其它的疊層結(jié)構(gòu)，例如氧化硅層201和光刻膠層的疊層結(jié)構(gòu)等。
[0052]本實施例中，所述掩膜堆疊結(jié)構(gòu)的形成過程可以為:在半導體襯底200上形成氧化硅材料層(未示出)，在所述氧化硅材料層上形成氮化硅材料層(未示出)；然后在所述氮化硅材料層上形成圖案化的光刻膠層(未示出)；之后以所述光刻膠層為掩模，刻蝕所述氮化娃材料層和氧化娃材料層，最終形成圖2所不氧化娃層201和位于氧化娃層201上的氮化娃層203。
[0053]本實施例中，半導體襯底200為硅襯底。在本發(fā)明的其他實施例中，半導體襯底2