用于FinFET器件的結(jié)構(gòu)和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于FinFET器件的結(jié)構(gòu)和方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(1C)工業(yè)已經(jīng)經(jīng)歷了指數(shù)式增長(zhǎng)。1C材料和設(shè)計(jì)中的技術(shù)進(jìn)步已經(jīng)產(chǎn)生了數(shù)代1C，其中，每一代1C都比前一代1C具有更小且更復(fù)雜的電路。在1C演變的過程中，功能密度(即，每芯片面積的互連器件的數(shù)量)已普遍增加，而幾何尺寸(即，使用制造工藝可以產(chǎn)生的最小組件(或線))卻已減小。通常，這種按比例縮小工藝通過增加生產(chǎn)效率和降低相關(guān)成本來(lái)提供益處。
[0003]這種按比例縮小工藝還增加了加工和制造1C的復(fù)雜性，并且為了實(shí)現(xiàn)這些進(jìn)步，需要在1C加工和制造中的類似發(fā)展。例如，已經(jīng)引入諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維晶體管以替代平面晶體管。盡管現(xiàn)有的FinFET器件和制造FinFET器件的方法對(duì)于它們預(yù)期的目的通常已經(jīng)足夠，但是它們并沒有在所有方面都完全令人滿意。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種器件，包括:應(yīng)變松弛緩沖(SRB)堆疊件，位于襯底上方，所述SRB堆疊件包括:第一 SRB層，位于所述襯底上方；位錯(cuò)捕獲(DisT)層，設(shè)置在所述第一 SRB層上方；和第二 SRB層，設(shè)置在所述DisT層上方；第一鰭結(jié)構(gòu)，設(shè)置在所述SRB堆疊件上方，所述第一鰭結(jié)構(gòu)包括:所述第二SRB層的部分；第一半導(dǎo)體材料層，設(shè)置在所述第二 SRB層的所述部分上方；和第二半導(dǎo)體材料層，設(shè)置在所述第一半導(dǎo)體材料層上方；以及襯墊層，沿著所述第二 SRB層的所述部分和所述第一鰭結(jié)構(gòu)的所述第一半導(dǎo)體材料層延伸。
[0005]在上述器件中，具有非均勻?qū)挾鹊乃龅诙雽?dǎo)體材料層包括具有第一寬度的上部和具有不同于所述第一寬度的第二寬度的下部。
[0006]在上述器件中，所述第一寬度與所述第二寬度的比率在約75%至約95%的范圍內(nèi)。
[0007]在上述器件中，所述DisT層物理接觸所述第一 SRB層，以及其中，所述第二 SRB層物理接觸所述DisT層。
[0008]在上述器件中，還包括:介電層，橫向接近所述第二半導(dǎo)體材料層的上部，其中，所述第二半導(dǎo)體材料層的下部嵌入在所述介電層中。
[0009]在上述器件中，所述襯墊在所述第二半導(dǎo)體材料層的上部之下約25nm至約35nm的范圍內(nèi)。
[0010]在上述器件中，所述第一 SRB層和所述第二 SRB層包括相同的材料硅鍺(SiGex)，此處X是以原子百分比計(jì)的Ge組分，其中，X小于約50%。
[0011]在上述器件中，所述DisT層包括Si層，所述Si層的厚度介于約5nm至約30nm的范圍內(nèi)。
[0012]在上述器件中，所述第一半導(dǎo)體材料層包括外延硅(Si)，所述外延Si的厚度介于約30nm至約70nm的范圍內(nèi)。
[0013]在上述器件中，所述第二半導(dǎo)體材料層包括SiGey，y介于約10%至約100%的范圍內(nèi)。
[0014]在上述器件中，所述襯墊包括選自由氮化硅、氮氧化硅和氧化鋁組成的組中的一種或多種材料。
[0015]在上述器件中，還包括:第二鰭結(jié)構(gòu)，位于所述SRB堆疊件上方，所述第二鰭結(jié)構(gòu)包括:所述第二 SRB層的部分；和所述第一半導(dǎo)體材料層，設(shè)置在所述第二 SRB層的所述部分上方；襯墊，沿著所述第二 SRB層的所述部分和所述第一半導(dǎo)體材料層延伸；以及介電層，橫向接近所述第一半導(dǎo)體材料層的上部，其中，所述第一半導(dǎo)體材料層的下部嵌入在所述介電層中。
[0016]根據(jù)本發(fā)明的另一方面，還提供了一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件，包括:應(yīng)變松弛緩沖(SRB)堆疊件，位于硅(Si)襯底上方，所述SRB堆疊件包括:第一硅鍺(SiGex)層，位于所述Si襯底上方，此處，X是以原子百分比計(jì)的Ge組分；第一外延Si層，位于外延SiGex層上方；和第二外延SiGe ，位于所述外延Si層上方；以及第一鰭結(jié)構(gòu)，位于所述SRB堆疊件上方，所述第一鰭結(jié)構(gòu)包括:所述第二外延SiGeJl的部分，第二外延Si層，設(shè)置在所述第二外延SiGeJl的所述部分上方；和SiGe ,層，設(shè)置在所述第二外延Si層上方，此處y是以原子百分比計(jì)的Ge組分，其中，y大于x ;氮化硅襯墊，沿著所述第二外延SiGeJl的所述部分和所述第二外延Si層的所述部分延伸；以及介電層，橫向接近所述
的上部，其中，所述SiGe y層的下部嵌入在所述介電層中。
[0017]在上述器件中，X小于約50% ;以及y介于約10%到約100%的范圍內(nèi)。
[0018]在上述器件中，所述第一外延Si層的厚度介于約5nm至約30nm的范圍內(nèi)。
[0019]在上述器件中，具有非均勻?qū)挾鹊乃鯯iGey層包括具有第一寬度的上部和具有不同于所述第一寬度的第二寬度的下部，其中，所述第一寬度與所述第二寬度的比率介于約75%至約95%的范圍內(nèi)。
[0020]在上述器件中，所述第一外延Si層物理接觸所述第一 SiGeJl，以及其中，所述第二 SiGex層物理接觸所述外延Si層。
[0021]在上述器件中，還包括:第二鰭結(jié)構(gòu)，位于所述SRB堆疊件上方，所述第二鰭結(jié)構(gòu)包括:所述第二外延SiGeJl的部分；以及所述第二外延Si層，設(shè)置在所述第二外延SiGe x層的所述部分上方；氮化硅襯墊，沿著所述第二外延SiGeJl的所述部分和所述第二外延Si層的部分延伸；以及介電層，橫向接近所述第二外延Si層的上部，其中，所述第二外延Si層的下部嵌入在所述介電層中。
[0022]根據(jù)本發(fā)明的又一方面，還提供了一種方法，包括:在襯底上方形成應(yīng)變松弛緩沖(SRB)堆疊件，所述SRB包括:第一 SRB層，位于所述襯底上方；位錯(cuò)捕獲(DisT)層，位于所述第一 SRB層上方；和第二 SRB層，位于所述DisT層上方；在所述SRB堆疊件上方形成第一鰭結(jié)構(gòu)，所述第一鰭結(jié)構(gòu)包括:作為所述第一鰭結(jié)構(gòu)的上部的第一外延半導(dǎo)體材料層；和作為所述第一鰭結(jié)構(gòu)的底部的所述第二 SRB層的部分；形成沿著所述第一鰭結(jié)構(gòu)的側(cè)壁包裹的襯墊；在所述襯底上方，包括在兩個(gè)鄰近的所述第一鰭結(jié)構(gòu)之間，形成介電層；使第一區(qū)中的所述第一鰭結(jié)構(gòu)的上部凹進(jìn)，同時(shí)覆蓋第二區(qū)中的所述第一鰭結(jié)構(gòu)；在所述第一區(qū)中的凹進(jìn)的第一鰭結(jié)構(gòu)上方外延沉積第二半導(dǎo)體材料層以形成第二鰭結(jié)構(gòu)；使所述第一區(qū)和所述第二區(qū)中的所述介電層凹進(jìn)以暴露所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)的上部，其中，所述第二半導(dǎo)體材料層的部分嵌入在凹進(jìn)的介電層中；以及修整所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)的上部以減小它們的寬度。
[0023]在上述方法中，形成所述第一鰭結(jié)構(gòu)包括:在所述SRB堆疊件上方沉積所述第一外延半導(dǎo)體材料層；以及穿過圖案化的硬掩模蝕刻所述第一外延半導(dǎo)體材料層和所述第二SRB層的所述部分。
【附圖說明】
[0024]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳地理解本發(fā)明的各個(gè)方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，圖中的各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，示出的部件的尺寸可以被任意增大或減小。
[0025]圖1是根據(jù)一些實(shí)施例的用于制造FinFET器件的示例性方法的流程圖；
[0026]圖2至圖8是根據(jù)圖1的方法構(gòu)建的處于制造階段的示例性FinFET的截面圖。
【具體實(shí)施方式】
[0027]以下公開內(nèi)容提供了許多