一種隧穿場(chǎng)效應(yīng)晶體管的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于CMOS超大規(guī)模集成電路(ULSI)中場(chǎng)效應(yīng)晶體管邏輯器件領(lǐng)域，具體涉及一種實(shí)現(xiàn)超陡源結(jié)的隧穿場(chǎng)效應(yīng)晶體管的制備方法。
【背景技術(shù)】
[0002]自集成電路誕生以來(lái)，微電子集成技術(shù)一直按照“摩爾定律”不斷發(fā)展，半導(dǎo)體器件尺寸不斷縮小。隨著半導(dǎo)體器件進(jìn)入深亞微米范圍，傳統(tǒng)M0SFET器件由于受到自身擴(kuò)散漂流的導(dǎo)通機(jī)制所限，亞閾斜率受到熱電勢(shì)kT/q的限制而無(wú)法隨著器件尺寸的縮小而同步減小。這就導(dǎo)致M0SFET器件泄漏電流縮小無(wú)法達(dá)到器件尺寸縮小的要求，整個(gè)芯片的能耗不斷上升，芯片功耗密度急劇增大，嚴(yán)重阻礙了芯片系統(tǒng)集成的發(fā)展。為了適應(yīng)集成電路的發(fā)展趨勢(shì)，新型超低功耗器件的開(kāi)發(fā)和研究工作就顯得特別重要。隧穿場(chǎng)效應(yīng)晶體管(TFET，Tunneling Field-Effect Transistor)采用帶帶隧穿(BTBT)新導(dǎo)通機(jī)制，是一種非常有發(fā)展?jié)摿Φ倪m于系統(tǒng)集成應(yīng)用發(fā)展的新型低功耗器件。TFET通過(guò)柵電極控制源端與溝道交界面處隧穿結(jié)的隧穿寬度，使得源端價(jià)帶電子隧穿到溝道導(dǎo)帶(或溝道價(jià)帶電子隧穿到源端導(dǎo)帶)形成隧穿電流。這種新型導(dǎo)通機(jī)制突破傳統(tǒng)M0SFET亞閾斜率理論極限中熱電勢(shì)kT/q的限制，可以實(shí)現(xiàn)低于60mV/dec的具有超陡亞閾斜率，降低器件靜態(tài)漏泄電流進(jìn)而降低器件靜態(tài)功耗。
[0003]其中，為了獲得較高的隧穿幾率和較陡的亞閾斜率，TFET器件需要實(shí)現(xiàn)較陡的隧穿源結(jié)。但是，傳統(tǒng)的離子注入方法普遍形成的源漏結(jié)處濃度梯度較緩，難以實(shí)現(xiàn)較陡的隧穿源結(jié)，導(dǎo)致實(shí)驗(yàn)制備TFET器件難以實(shí)現(xiàn)較陡的亞閾斜率，器件性能與理論仿真結(jié)果差距較大，這非常不利于TFET器件在超低功耗領(lǐng)域的應(yīng)用。因此，如何在實(shí)驗(yàn)制備中增大隧穿結(jié)處雜質(zhì)濃度梯度，實(shí)現(xiàn)較陡直的隧穿源結(jié)，是TFET器件實(shí)際制備中需要解決的一個(gè)非常重要的問(wèn)題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種實(shí)現(xiàn)超陡源結(jié)的隧穿場(chǎng)效應(yīng)晶體管制備方法。該制備方法可實(shí)現(xiàn)非常陡直的隧穿源結(jié)，從而有效改善隧穿場(chǎng)效應(yīng)晶體管器件性能。
[0005]本發(fā)明提供的技術(shù)方案如下:
[0006]本發(fā)明隧穿場(chǎng)效應(yīng)晶體管，如圖1所示，包括隧穿源區(qū)5，溝道區(qū)6，漏區(qū)10，半導(dǎo)體襯底區(qū)1，柵介質(zhì)層7，以及位于柵介質(zhì)層之上的控制柵8，其特征是，所述器件為垂直溝道，且通過(guò)化學(xué)機(jī)械平坦化去除表面雜質(zhì)濃度較低的部分源區(qū)，使得源區(qū)5表面處于雜質(zhì)濃度峰值區(qū)域，在源區(qū)5和溝道區(qū)6間實(shí)現(xiàn)非常陡直的雜質(zhì)分布梯度。對(duì)于N型器件來(lái)說(shuō)，隧穿源區(qū)為P型重?fù)诫s，其摻雜濃度約為lE20cm 3-lE21cm 3，漏區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18cm 3-lE19cm 3，溝道區(qū)為P型輕摻雜，其摻雜濃度約為lE13cm 3-lE15cm 3；而對(duì)于P型器件來(lái)說(shuō)，隧穿源區(qū)為N型重?fù)诫s，其摻雜濃度約為lE20cm 3-lE21cm 3，漏區(qū)為P型重?fù)诫s，其摻雜濃度約為lE18cm 3-lE19cm 3，溝道區(qū)為N型輕摻雜，其摻雜濃度約為lE13cm3-lE15cm3。
[0007]所述器件中化學(xué)機(jī)械平坦化去除雜質(zhì)注入表面濃度較低的部分源區(qū)的厚度，與源區(qū)摻雜條件有關(guān)。去除源區(qū)厚度大于離子注入射程，會(huì)導(dǎo)致剩余源區(qū)表面的雜質(zhì)濃度偏低；而去除源區(qū)厚度小于離子注入射程，同樣會(huì)導(dǎo)致剩余源區(qū)表面的雜質(zhì)濃度偏低，達(dá)不到實(shí)現(xiàn)超陡源結(jié)的效果。該厚度的確定隨不同離子注入能量而有所不同，一般情況下取值在lOnm-lOOnm 之間。
[0008]所述的隧穿場(chǎng)效應(yīng)晶體管可以應(yīng)用于Si，或Ge，也可以應(yīng)用于其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體材料、或絕緣體上的硅(SOI)或絕緣體上的鍺(G0I)ο
[0009]本發(fā)明提供了一種實(shí)現(xiàn)超陡源結(jié)的隧穿場(chǎng)效應(yīng)晶體管制備方法，包括以下步驟:
[0010]1)襯底準(zhǔn)備:輕摻雜或未摻雜的半導(dǎo)體襯底；
[0011 ] 2)在襯底上初始熱氧化并淀積一層氮化物；
[0012]3)光刻后進(jìn)行淺溝槽隔離(Shallow Trench Isolat1n，STI)，并淀積隔離材料填充深孔后進(jìn)行化學(xué)機(jī)械平坦化(Chemical Mechanical Polishing, CMP)；
[0013]4)熱氧化形成注入阻擋層，光刻暴露出隧穿源區(qū)，以光刻膠為掩膜，進(jìn)行離子注入形成隧穿源區(qū)，濃度約為lE20cm 3-lE21cm 3；
[0014]5)進(jìn)行化學(xué)機(jī)械平坦化CMP，去除注入阻擋層及表面雜質(zhì)濃度較低的部分源區(qū)，使得表面處于雜質(zhì)濃度峰值區(qū)域；
[0015]6)外延生長(zhǎng)本征硅Si材料，并刻蝕形成垂直溝道；
[0016]7)生長(zhǎng)柵介質(zhì)材料和柵材料；
[0017]8)淀積掩膜層，該掩膜層厚度即為器件柵長(zhǎng)，去除多余柵材料，形成L型雙柵結(jié)構(gòu)；
[0018]9)以掩膜層為掩膜，進(jìn)行離子注入形成漏區(qū)摻雜，摻雜濃度約lE18Cm3-lE19Cm3;
[0019]10)快速高溫退火激活雜質(zhì)；
[0020]11)最后進(jìn)入同CMOS —致的后道工序，包括淀積鈍化層、開(kāi)接觸孔以及金屬化等，即可制得具有超陡源結(jié)的隧穿場(chǎng)效應(yīng)晶體管。
[0021]所述的制備方法，其特征是，步驟1)中所述的輕摻雜，其摻雜濃度約為lE13cm3-lE15cm3。
[0022]所述的制備方法，其特征是，步驟1)中所述的半導(dǎo)體襯底材料選自S1、或Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體、絕緣體上的硅(S0I)或絕緣體上的鍺￠01)。
[0023]所述的制備方法，其特征是，步驟7)中所述的柵介質(zhì)材料選自Si02、Si3N4或高K柵(介電常數(shù)K>3.9)介質(zhì)材料。
[0024]所述的制備方法，其特征是，步驟7)中所述的淀積柵介質(zhì)材料的方法選自下列方法之一:化學(xué)氣相淀積或物理氣相淀積。
[0025]所述的制備方法，其特征是，步驟7)中所述的柵材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。
[0026]本發(fā)明的技術(shù)效果(以Ν型器件為例):
[0027]1、由于該器件的垂直溝道設(shè)計(jì)，工藝上較易實(shí)現(xiàn)雙柵結(jié)構(gòu)，從而增強(qiáng)器件柵控能力，達(dá)到增大器件導(dǎo)通電流，獲得更陡直亞閾斜率的效果。
[0028]2、由于源區(qū)表面雜質(zhì)摻雜濃度較高，與溝道區(qū)表面摻雜濃度梯度較大，可以實(shí)現(xiàn)非常陡直的隧穿源結(jié)，從而可以有效提高隧穿效率并實(shí)現(xiàn)更陡的亞閾斜率。
[0029]3、由于該器件在源區(qū)存在一個(gè)過(guò)覆蓋區(qū)域，在控制柵過(guò)覆蓋的源區(qū)部分將會(huì)發(fā)生垂直于柵表面的隧穿，從而增大隧穿面積，增大器件導(dǎo)通電流。
[0030]5、由于器件的控制柵的L型結(jié)構(gòu)，控制柵拐角處電場(chǎng)強(qiáng)度很大，將增大源端隧穿結(jié)處的隧