具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例在半導(dǎo)體器件和處理的領(lǐng)域中，并且特別在具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件和制造具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件的方法的領(lǐng)域中。
【背景技術(shù)】
[0002]對(duì)于過(guò)去的數(shù)十年，集成電路中的特征的縮放已經(jīng)是在日益增長(zhǎng)的半導(dǎo)體工業(yè)背后的驅(qū)動(dòng)力。縮放到越來(lái)越小的特征使能在半導(dǎo)體芯片的有限基板面(real estate)上的功能單元的增加的密度。例如，收縮晶體管大小允許增加的數(shù)量的存儲(chǔ)器或邏輯器件在芯片上的合并，從而導(dǎo)致具有增加的容量的產(chǎn)品的制造。然而，對(duì)于不斷更多的容量的驅(qū)動(dòng)并不是沒(méi)有問(wèn)題。優(yōu)化每一個(gè)器件的性能的必要性變得日益顯著。
[0003]在集成電路器件的制備中，諸如鰭場(chǎng)效應(yīng)晶體管(fin-FET)的多柵極晶體管已經(jīng)隨著器件尺寸繼續(xù)縮減而變得更普遍。在常規(guī)工藝中，fin-FET通常在塊硅襯底或絕緣體上硅的襯底上制造。在一些實(shí)例中，塊硅襯底由于它們的低成本和與現(xiàn)有高產(chǎn)出的塊硅襯底基礎(chǔ)結(jié)構(gòu)的兼容性而是優(yōu)選的。
[0004]然而，縮放多柵極晶體管已經(jīng)不是毫無(wú)結(jié)果。隨著微電子電路的這些基礎(chǔ)構(gòu)件塊的尺寸被減小以及隨著在給定區(qū)域中制造的基礎(chǔ)構(gòu)件塊的絕對(duì)數(shù)量被增加，關(guān)于用于制造這些構(gòu)件塊的半導(dǎo)體工藝的約束條件已經(jīng)變得不可抵抗。
【附圖說(shuō)明】
[0005]圖1圖示了在基于塊硅襯底制造fin-FET器件的鰭的常規(guī)方法中的各種工藝操作。
[0006]圖2A-2H圖示了根據(jù)本發(fā)明的實(shí)施例的在制造具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件的方法中的各種操作的橫截面視圖，其中:
圖2A圖示了圖案化以具有從其中突出的鰭202的塊襯底；
圖2B圖示了在圖2A的結(jié)構(gòu)的鰭中的每一個(gè)鰭的暴露的頂表面上執(zhí)行的注入工藝；
圖2C圖示了圖2B的結(jié)構(gòu)的電介質(zhì)層在鰭的頂表面下方的凹進(jìn)以提供具有在其上的鰭的突出部分的隔離層；
圖2D圖示了圖2C的鰭的暴露的部分的熱氧化以形成在鰭的暴露的部分的所有表面上的鰭電介質(zhì)層；
圖2E圖示了在圖2D的結(jié)構(gòu)上方形成的柵極形成層；
圖2F圖示了圖2E的結(jié)構(gòu)的柵極形成層的平面化以提供圖2D的結(jié)構(gòu)上方的平面柵極形成層；
圖2G圖示了圖2F的結(jié)構(gòu)上方的硬掩模的形成；以及
圖2H圖示了圖2G的平面柵極形成層和硬掩模到期望的柵極幾何結(jié)構(gòu)的圖案化以形成在圖2D的鰭電介質(zhì)層和鰭上方的圖案化的柵極形成層和圖案化的硬掩模。
[0007]圖3A圖示了根據(jù)本發(fā)明的實(shí)施例的具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件的橫截面視圖。
[0008]圖3B圖示了根據(jù)本發(fā)明的實(shí)施例的沿著圖3A的半導(dǎo)體器件的a-a’軸取得的平面圖。
[0009]圖4圖示了根據(jù)本發(fā)明的一個(gè)實(shí)現(xiàn)的計(jì)算裝置。
【具體實(shí)施方式】
[0010]描述了具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件和制造具有帶有頂部阻擋層的自對(duì)準(zhǔn)鰭的非平面半導(dǎo)體器件的方法。在下面的描述中，陳述了許多具體細(xì)節(jié)，諸如具體集成和材料狀況，以便提供對(duì)本發(fā)明的實(shí)施例的透徹理解。對(duì)本領(lǐng)域技術(shù)人員將明顯的是，本發(fā)明的實(shí)施例可以在沒(méi)有這些具體細(xì)節(jié)的情況下被實(shí)踐。在其它實(shí)例中，諸如集成電路設(shè)計(jì)布局的公知特征不被詳細(xì)地描述以便不必要地使本發(fā)明的實(shí)施例晦澀難懂。此外，將理解的是，圖中示出的各種實(shí)施例是例證性表示，而未必是按比例繪制的。
[0011 ]本文中描述的一個(gè)或多個(gè)實(shí)施例涉及用于自對(duì)準(zhǔn)f in-FET器件制造的新方法。fin-FET包括頂部阻擋層以減輕或完全消除任何頂部柵極控制。然而，在其它實(shí)施例中，可以制造三柵極器件，其中柵極控制的可測(cè)量的量從鰭的頂表面上方的柵電極的部分獲得。一個(gè)或多個(gè)實(shí)施例可以包括互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)f in-FET器件制造、注入工藝中的一個(gè)或多個(gè)。
[0012]為了提供上下文，用于fin-FET制造的常規(guī)方法利用圖案化的硬掩模，其圖案在用于鰭制造的蝕刻工藝期間被傳遞到硅。電介質(zhì)硬掩模材料層在隔離拋光工藝期間被大大地侵蝕，并且其厚度遭受拋光工藝變化。然而，硬掩模厚度的控制對(duì)于結(jié)果fin-FET晶體管的晶體管特性是關(guān)鍵的。即，現(xiàn)有技術(shù)fin-FET技術(shù)重重地依賴(lài)于工藝控制以減少鰭頂部硬掩模厚度的變化。涉及更復(fù)雜集成方案的其它方法也已經(jīng)由各種研究小組提出，然而，可制造性經(jīng)常受到損害。相反，本文中描述的一個(gè)或多個(gè)實(shí)施例利用注入工藝來(lái)增強(qiáng)氧化行為以選擇性地誘發(fā)在鰭頂部上的較厚氧化物生長(zhǎng)用于隔離或阻擋目的。
[0013]作為現(xiàn)有方法的示例，圖1圖示了在基于塊硅襯底制造fin-FET器件的鰭的常規(guī)方法中的各種工藝操作。參考圖1的部分(A)，提供了硅襯底(S1-sub)lOO。參考部分(B)，在硅襯底100上形成硬掩模(HM)102，并且在硬掩模102上對(duì)光刻膠層(PR)104圖案化。參考部分(C)，用光刻膠104的圖案對(duì)硬掩模102和硅襯底100圖案化，并且去除光刻膠104。以這種方式提供圖案化的硅襯底106和圖案化的硬掩模108。參考部分(D)，在部分(C)的結(jié)構(gòu)上方形成氧化物層(氧化物)110。參考部分(E)，氧化物層110被平面化以暴露圖案化的硬掩模108。參考部分(F)，使氧化物層110凹進(jìn)在圖案化的硬掩模108的表面下方以暴露圖案化的硅襯底106的側(cè)壁部分。凹進(jìn)的氧化物層提供隔離層112。突出在隔離層112上方的圖案化的硬掩模108和圖案化的硅襯底106的部分114提供了用于fin-FET器件的最終制造的鰭，其中圖案化的硬掩模108用作上部阻擋層以防止來(lái)自鰭的頂表面的柵極控制。
[0014]與圖1中圖示的方法相反，本文中描述的一個(gè)或多個(gè)實(shí)施例通常提供用來(lái)獲得如通過(guò)自對(duì)準(zhǔn)方法形成的具有在鰭頂部上的厚氧化物隔離層的fin-FET晶體管的方法。在實(shí)施例中，通過(guò)這樣的集成方案來(lái)使得能夠?qū)崿F(xiàn)在鰭的側(cè)壁和頂部處的電介質(zhì)層厚度的差升。
[0015]更具體地，在實(shí)施例中，本文中描述的工藝流程不使超過(guò)常規(guī)工藝流程的任何附加的光刻操作有必要，相反地利用較低成本的附加的注入和清洗操作。在實(shí)施例中，工藝是自對(duì)準(zhǔn)的。所以，結(jié)果器件不遭受附加的光刻配準(zhǔn)(registration)誤差和/或臨界尺寸(CD)變化。此外，工藝是非常穩(wěn)定的且可以是良好受控的。在實(shí)施例中，硬掩模(HM)氧化物厚度取決于注入和氧化工藝的摻雜，如下面更詳細(xì)描述的。在當(dāng)前Si技術(shù)的情況下，這兩個(gè)工藝具有非常緊密的工藝控制。結(jié)果，在一個(gè)實(shí)施例中，結(jié)果晶體管特性更一致。
[0016]參考圖2A，諸如塊單晶襯底的塊襯底200被圖案化以具有從其中突出的鰭202。在一個(gè)實(shí)施例中，鰭202與襯底200的塊部分連續(xù)，并且因此，與塊襯底200連續(xù)形成，如描繪的。電介質(zhì)層204被形成在塊襯底200上方，并且被平面化以暴露鰭202中的每一個(gè)鰭的頂表面206。
[〇〇17]在一個(gè)實(shí)施例中，圖2A的例證開(kāi)始在隔離氧化物沉積之后的工藝流程描述后鰭蝕刻和淺溝槽隔離（STI)拋光。再次參考圖2A，可能在一點(diǎn)處已經(jīng)從鰭202的制造保留的制造物(artifact)也已經(jīng)被去除。例如，在一個(gè)實(shí)施例中，諸如氮化硅硬掩模層的硬掩模層以及諸如二氧化硅層的焊盤(pán)氧化物層已經(jīng)從保留的鰭202的頂表面206去除。在一個(gè)實(shí)施例中，塊襯底200以及因此鰭102在該階段未摻雜或輕摻雜。例如，在特定實(shí)施例中，塊襯底200以及因此鰭202具有硼摻雜劑雜質(zhì)原子的小于大約1E17原子/cm3的濃度。然而，在其它實(shí)施例中，阱和/或倒退注入已經(jīng)或?qū)⒈惶峁┙o鰭202和下面的襯底202。在一個(gè)這樣的示例中，暴露的鰭202的這樣的摻雜可以導(dǎo)致在塊襯底部分200內(nèi)的摻雜，其中鄰近鰭202共享在塊襯底200中的共同的摻雜區(qū)域。
[〇〇18]在實(shí)施例中，再次參考圖2A，電介質(zhì)層204由諸如用在淺溝槽隔離制造工藝中的二氧化硅組成。電介質(zhì)層204可以通過(guò)化學(xué)氣相沉積(CVD)或其它沉積工