半導(dǎo)體裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體裝置及其制造方法，例如能夠適當(dāng)?shù)赜糜诰邆湓赟OI (SiliconOn Insulator，絕緣體上硅結(jié)構(gòu))基板上形成的半導(dǎo)體元件的半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體裝置的高集成化的發(fā)展，MISFET(Metal Insulator SemiconductorField Effect Transistor，金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)等場(chǎng)效應(yīng)晶體管依照比例原則來(lái)進(jìn)行微型化。然而，伴隨著場(chǎng)效應(yīng)晶體管的微型化，發(fā)現(xiàn)短溝道效應(yīng)，或者閾值電壓的均勻性降低等，從而使半導(dǎo)體裝置的性能容易降低。
[0003]另一方面，在體基板上形成有作為嵌入氧化膜的BOX (Buried Oxide，隱埋氧化物)層與作為半導(dǎo)體層的SOI (Silicon On Insulator)層的SOI基板上的MISFET中，與體基板上的MISFET相比，容易抑制短溝道效應(yīng)、能夠減小閾值電壓的偏差等半導(dǎo)體裝置的性能優(yōu)異。由此，可以認(rèn)為S0I基板上的MISFET是為了實(shí)現(xiàn)電路線寬為40mn的這一代以后的半導(dǎo)體裝置、以低功率進(jìn)行動(dòng)作的半導(dǎo)體裝置所需的技術(shù)。
[0004]在日本特開2013-191760號(hào)公報(bào)(專利文獻(xiàn)1)中，公開了在半導(dǎo)體裝置中在由硅基板、BOX層以及S0I層構(gòu)成的半導(dǎo)體基板的主面上形成場(chǎng)效應(yīng)晶體管的技術(shù)。
[0005]在日本特開2004— 349315號(hào)公報(bào)(專利文獻(xiàn)2)中，公開了通過(guò)貼合回蝕法來(lái)制造在硅基板上依次形成有氧化膜層、SiC外延層、具有晶格畸變的硅層的畸變S0I基板晶片的技術(shù)。
[0006]現(xiàn)有技術(shù)文獻(xiàn)
[0007]專利文獻(xiàn)
[0008]專利文獻(xiàn)1:日本特開2013—191760號(hào)公報(bào)
[0009]專利文獻(xiàn)2:日本特開2004— 349315號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0010]作為上述的S0I基板上的MISFET，存在采用薄膜嵌入氧化膜上的SOI (Silicon OnThin Buried oxide:S0TB)技術(shù)并且具備作為完全耗盡型 SOI (Fully Depleted SiliconOn Insulator:FD-S0I)的MISFET的半導(dǎo)體裝置。在這樣的作為FD-S0I的MISFET中，位于柵極電極下的部分的SOI層是雜質(zhì)濃度充分低的溝道或者未導(dǎo)入雜質(zhì)的溝道即所謂的無(wú)慘雜(dopantless)溝道。
[0011]在MISFET是無(wú)摻雜溝道的SOI的情況下，閾值電壓能夠根據(jù)柵極電極的功函數(shù)來(lái)進(jìn)行調(diào)整，或者在BOX層下部的基體內(nèi)設(shè)置相當(dāng)于背柵極的接地面區(qū)域GP，通過(guò)該接地面區(qū)域GP的內(nèi)部電位(Built-1n Potential)來(lái)進(jìn)行調(diào)整。
[0012]但是，在作為柵極電極所包含的導(dǎo)電膜而使用多晶硅膜的情況下，導(dǎo)電膜的功函數(shù)受到形成源極漏極區(qū)域時(shí)的離子注入的注入條件的影響，所以難以自由地調(diào)整導(dǎo)電膜的功函數(shù)。因此，關(guān)于閾值電壓的調(diào)整，期望根據(jù)形成接地面區(qū)域時(shí)的離子注入量來(lái)調(diào)整內(nèi)部電位。
[0013]另一方面，在對(duì)接地面區(qū)域進(jìn)行離子注入之后，在進(jìn)行激活退火時(shí)，離子注入后的雜質(zhì)容易擴(kuò)散。因此，在進(jìn)行激活退火之后，接地面區(qū)域整體中的雜質(zhì)濃度的平均值降低。由此，接地面區(qū)域的內(nèi)部電位的絕對(duì)值變小，所以能夠調(diào)整閾值電壓的范圍變窄，半導(dǎo)體裝置的性能降低。
[0014]其他課題與新的特征可以根據(jù)本說(shuō)明書的敘述以及附圖而變得明確。
[0015]根據(jù)一個(gè)實(shí)施方式，半導(dǎo)體裝置包括SOI基板以及在SOI基板上形成的MISFET。SOI基板具有基體、在基體上形成的接地面區(qū)域、在接地面區(qū)域上形成的BOX層以及在BOX層上形成的S0I層?；w由硅構(gòu)成，接地面區(qū)域包括由SiC構(gòu)成的p型的半導(dǎo)體區(qū)域。
[0016]另外，根據(jù)其他實(shí)施方式，半導(dǎo)體裝置的制造方法包括準(zhǔn)備S0I基板的工序以及在S0I基板上形成MISFET的工序。在準(zhǔn)備S0I基板的工序中，準(zhǔn)備具有基體、在基體上形成的半導(dǎo)體區(qū)域、在半導(dǎo)體區(qū)域上形成的BOX層以及在BOX層上形成的S0I層的S0I基板?；w由硅構(gòu)成，半導(dǎo)體區(qū)域由SiC構(gòu)成。在將MISFET形成在S0I基板上的工序中，向半導(dǎo)體區(qū)域?qū)腚s質(zhì)。
[0017]根據(jù)一個(gè)實(shí)施方式，能夠提高半導(dǎo)體裝置的性能。
【附圖說(shuō)明】
[0018]圖1是實(shí)施方式1的半導(dǎo)體裝置的主要部分剖面圖。
[0019]圖2是示出實(shí)施方式1的半導(dǎo)體裝置的制造工序的一部分的流程圖。
[0020]圖3是示出實(shí)施方式1的半導(dǎo)體裝置的制造工序的一部分的流程圖。
[0021]圖4是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0022]圖5是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0023]圖6是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0024]圖7是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0025]圖8是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0026]圖9是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0027]圖10是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0028]圖11是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0029]圖12是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0030]圖13是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0031]圖14是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0032]圖15是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0033]圖16是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0034]圖17是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0035]圖18是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0036]圖19是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0037]圖20是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0038]圖21是實(shí)施方式1的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0039]圖22是示出實(shí)施方式1的變形例中的半導(dǎo)體裝置的制造工序的一部分的流程圖。
[0040]圖23是實(shí)施方式1的變形例中的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0041]圖24是實(shí)施方式1的變形例中的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0042]圖25是實(shí)施方式1的變形例中的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0043]圖26是實(shí)施方式1的變形例中的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0044]圖27是實(shí)施方式1的變形例中的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0045]圖28是比較例1的半導(dǎo)體裝置的主要部分剖面圖。
[0046]圖29是示出SOI基板的厚度方向上的雜質(zhì)的濃度分布的圖表。
[0047]圖30是實(shí)施方式2的半導(dǎo)體裝置的主要部分剖面圖。
[0048]圖31是示出實(shí)施方式2的半導(dǎo)體裝置的制造工序的一部分的流程圖。
[0049]圖32是實(shí)施方式2的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0050]圖33是實(shí)施方式2的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0051]圖34是實(shí)施方式2的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0052]圖35是實(shí)施方式2的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0053]圖36是實(shí)施方式2的半導(dǎo)體裝置的制造工序中的主要部分剖面圖。
[0054]圖37是示出SOI基板的厚度方向上的雜質(zhì)的濃度分布的圖表。
【具體實(shí)施方式】
[0055]在以下的實(shí)施方式中，在為了方便而有需要時(shí)，分割成多個(gè)部分或者實(shí)施方式來(lái)進(jìn)行說(shuō)明，但除了在特別明確說(shuō)明的情況下，它們并非相互無(wú)關(guān)，而在于其中一個(gè)是另一個(gè)的一部分或者全部的變形例、詳細(xì)內(nèi)容、補(bǔ)充說(shuō)明等的關(guān)系。
[0056]另外，在以下的實(shí)施方式中，在提及要素的數(shù)量等(包括個(gè)數(shù)、數(shù)值、量、范圍等)的情況下，除了在特別明確說(shuō)明的情況以及從原理上明確地限定于特定的數(shù)量的情況等，并非限定于該特定的數(shù)量，也可以是特定的數(shù)量以上或以下。
[0057]另外，在以下的實(shí)施方式中，關(guān)于其結(jié)構(gòu)要素(也包括要素步驟等)，除了在特別明確說(shuō)明的情況以及從原理上可以明確地認(rèn)為是必需的情況等，當(dāng)然并不一定是必需的。同樣地，在以下的實(shí)施方式中，在提及結(jié)構(gòu)要素等的形狀、位置關(guān)系等時(shí)，除了在特別明確說(shuō)明的情況以及從原理上可以明確地認(rèn)為并非這樣的情況等，設(shè)為包括實(shí)質(zhì)上與該形狀等近似或者類似的形狀等。這對(duì)于上述數(shù)值以及范圍來(lái)說(shuō)也是一樣的。
[0058]以下，根據(jù)附圖詳細(xì)說(shuō)明代表性的實(shí)施方式。此外，在用于說(shuō)明實(shí)施方式的全部附圖中，原則上對(duì)具有相同功能的部件附加相同的標(biāo)號(hào)，省略其重復(fù)的說(shuō)明。另外，在以下的實(shí)施方式中，除了特別需要的時(shí)候，原則上不重復(fù)對(duì)同一部分或者同樣的部分的說(shuō)明。
[0059]進(jìn)而，在以下的實(shí)施方式所使用的附圖中，即使是剖面圖，有時(shí)為了容易觀察附圖也會(huì)省略剖面線。
[0060](實(shí)施方式1)
[0061]〈半導(dǎo)體裝置的結(jié)構(gòu)〉
[0062]首先，參照附圖，說(shuō)明本實(shí)施方式1的半導(dǎo)體裝置。圖1是實(shí)施方式1的半導(dǎo)體裝置的主要部分剖面圖。
[0063]如圖1所示，本實(shí)施方式1的半導(dǎo)體裝置具備作為半導(dǎo)體基板的SOI基板SB1以及作為在SOI基板SB1上形成的場(chǎng)效應(yīng)晶體管的MISFETQ1。
[0064]在本實(shí)施方式1的半導(dǎo)體裝置中，MISFETQ1采用S0TB技術(shù)，并采用FD-S0I技術(shù)。即，在本實(shí)施方式1的半導(dǎo)體裝置中，位于MISFETQ1的柵極電極下的部分的SOI層是雜質(zhì)濃度充分低的溝道、或者未導(dǎo)入雜質(zhì)的溝道即所謂的無(wú)摻雜溝道。
[0065]首先，說(shuō)明SOI基板SB1的具體構(gòu)成。SOI基板SB1具有基體SS1、接地面區(qū)域GP、絕緣層即作為嵌入氧化膜的BOX層3以及作為半導(dǎo)體層的SOI層4。在基體SS1上形成有接地面區(qū)域GP，在接地面區(qū)域GP上形成有BOX層3，在BOX層3上形成有SOI層4。另外，在SOI層4形成有作為半導(dǎo)體元件的MISFETQ1。
[0066]此外，在本申請(qǐng)說(shuō)明書中，為了方便說(shuō)明，將S0I基板SB1的主面PS定義為S0I層4的上表面。
[0067]基體SS1例如由娃(Si)基板構(gòu)成，優(yōu)選的是，由單晶硅基板構(gòu)成。BOX層3例如由氧化硅膜構(gòu)成。BOX層3的厚度例如是30nm左右。S0I層4例如由單晶硅層構(gòu)成。S0I層4的厚度例如是20nm左右。
[0068]接地面區(qū)域GP包括半導(dǎo)體區(qū)域1。半導(dǎo)體區(qū)域1例如由碳化硅(SiC)膜等構(gòu)成，具有比由硅(Si)基板構(gòu)成的基體SS1所具有的雜質(zhì)的擴(kuò)散系數(shù)小的雜質(zhì)的擴(kuò)散系數(shù)。另夕卜，在MISFETQ1是η溝道型MISFET的情況下，在半導(dǎo)體區(qū)域1中導(dǎo)入了例如由硼(B)等構(gòu)成的P型的雜質(zhì)，半導(dǎo)體區(qū)域1是P型的半導(dǎo)體區(qū)域。
[0069]由此，如使用后述的圖29來(lái)說(shuō)明地，在半導(dǎo)體區(qū)域1通過(guò)例如由硅(Si)基板構(gòu)成的基體SS1的一部分來(lái)構(gòu)成的情況下等，與由硅構(gòu)成的情況相比，能夠降低半導(dǎo)體區(qū)域1中的雜質(zhì)的擴(kuò)散系數(shù)。因此，即使在激活退火后，也能夠提高半導(dǎo)體區(qū)域1中的雜質(zhì)的濃度，能夠增大半導(dǎo)體區(qū)域1相對(duì)于S0I層4的電位即內(nèi)部電位Vbi的絕對(duì)值。因此，能夠擴(kuò)寬MISFETQ1的閾值電壓的可變范圍。半導(dǎo)體區(qū)域1的厚度TH1是向接地面區(qū)域的離子注入的峰值的半寬度，例如70nm左右。
[0070]優(yōu)選的是，由SiC構(gòu)成的半導(dǎo)體區(qū)域1在由Si構(gòu)成的基體SS1上進(jìn)行外延生長(zhǎng)。由此，與將碳(C)離子注入到由Si構(gòu)成的基體SS1的上層部而形成由SiC構(gòu)成的半導(dǎo)體區(qū)域1的情況相比，能夠使半導(dǎo)體區(qū)域1的厚度TH1變厚。另外，在半導(dǎo)體區(qū)域1進(jìn)行外延生長(zhǎng)的情況下，與通過(guò)離子注入來(lái)形成半導(dǎo)體區(qū)域1的情況相比，能夠容易地使導(dǎo)入到半導(dǎo)體區(qū)域1中的碳的量增加。
[0071]此外，半導(dǎo)體區(qū)域1在基體SS1上進(jìn)行外延生長(zhǎng)是指，在半導(dǎo)體區(qū)域1在基體SS1上生長(zhǎng)時(shí)，以使所生長(zhǎng)的半導(dǎo)體區(qū)域1的晶體與基底的基體SS1的晶體面對(duì)齊地排列的方式使半導(dǎo)體區(qū)域1生長(zhǎng)。
[0072]優(yōu)選的是，將碳化娃(SiC)的組成式(composit1n formula)記為S1: XCX時(shí)的x、即碳相對(duì)于硅(Si)與碳(C)之和的組成比為0.01以上。在X為0.01以上的情況下，與半導(dǎo)體區(qū)域1由Si構(gòu)成的情況相比，能夠切實(shí)地降低半導(dǎo)體區(qū)域1中的雜質(zhì)的擴(kuò)散系數(shù)。
[0073]更優(yōu)選的是，X為0.01?0.10。在X為0.10以下的情況下，能夠?qū)⑻茧x子注入到基體SS1的上層部而容易地形成由SiC構(gòu)成的半導(dǎo)體區(qū)域1。
[0074]進(jìn)一步優(yōu)選的是，X為0.01?0.014。在x為0.014以下的情況下，基體SS1中的Si的晶格與半導(dǎo)體區(qū)域1中的SiC的晶格的晶格常數(shù)之差變小，所以能夠防止或者抑制在由SiC構(gòu)成的半導(dǎo)體區(qū)域1中產(chǎn)生畸變。
[0075]另外，如使用后述的圖29而說(shuō)明地，優(yōu)選的是，半導(dǎo)體區(qū)域1的厚度方向上的雜質(zhì)的濃度分布在半導(dǎo)體區(qū)域1的上表面與半導(dǎo)體區(qū)域1的下表面之間具有峰值，半導(dǎo)體區(qū)域1的厚度TH1比峰值的半寬度ARP厚?；蛘?，優(yōu)選的是，半導(dǎo)體區(qū)域1的厚度方向上的雜質(zhì)的濃度分布在半導(dǎo)體區(qū)域1的上表面與半導(dǎo)體區(qū)域1的下表面之間具有峰值，半導(dǎo)體區(qū)域1的上表面的雜質(zhì)濃度以及半導(dǎo)體區(qū)域1的下表面的雜質(zhì)濃度均小于峰值處的雜質(zhì)濃度的一半。
[0076]由此，至少具有峰值處的雜質(zhì)濃度即峰值的1/2以上的雜質(zhì)濃度的部分被包含在半導(dǎo)體區(qū)域1的內(nèi)部，所以能夠切實(shí)地提高半導(dǎo)體區(qū)域1中的雜質(zhì)的濃度。而且，即使在進(jìn)行激活退火之后，也能夠防止或者抑制接地面區(qū)域GP整體中的雜質(zhì)濃度的平均值降低。
[0077]另外，SOI基板SB1具有元件分離區(qū)域AR0以及作為活性區(qū)域的MISFET形成區(qū)域ARlo元件分離區(qū)域AR0和MISFET形成區(qū)域AR1被限定在SOI基板SB1的主面PS側(cè)。在元件分離區(qū)域AR0中，在元件分離槽5的內(nèi)部形