半導體結構及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體技術領域，特別涉及一種半導體結構及其形成方法。
【背景技術】
[0002]隨著半導體技術的不斷發(fā)展，半導體器件的尺寸逐漸縮小，使得體硅半導體襯底上形成的晶體管以及CMOS晶體管出現較多的缺陷，例如短溝道效應、穿通效應、柵極控制能力減弱等。為了改善體硅半導體襯底上形成的半導體器件的性能，更多的器件結構受到重視，例如:全耗盡的絕緣層上硅器件、鰭式場效應晶體管(FinFET)、全包圍柵納米線器件以及歐米爺柵極(Omega gate)器件等。
[0003]鰭式場效應晶體管作為一種多柵器件，具有較高的柵極控制能力?，F有鰭式場效應晶體管的溝道區(qū)域的摻雜離子濃度一般較低，從而使得鰭式場效應晶體管的閾值電壓較為穩(wěn)定；但是與形成體硅CMOS相比，形成N型鰭式場效應晶體管和P型鰭式場效應晶體管，工藝步驟更加復雜，成本更高。
[0004]為了提高N型鰭式場效應晶體管以及P型鰭式場效應晶體管的性能，現有技術可以根據不同類型的鰭式場效應晶體管的載流子，選擇不同的材料作為鰭式場效應晶體管的鰭部材料，從而提高形成的鰭式場效應晶體管的性能。但是，與硅襯底相比，采用其他半導體材料作為襯底形成N型或P型鰭式場效應晶體管的成本較高。
[0005]在不提高工藝成本的情況下，鰭式場效應晶體管的性能需要進一步的提高。

【發(fā)明內容】

[0006]本發(fā)明解決的問題是提供一種半導體結構及其形成方法，提高形成的半導體結構的性能。
[0007]為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括:提供半導體襯底，所述半導體襯底包括NFET區(qū)域和PFET區(qū)域；在所述半導體襯底表面依次形成隔離層、位于隔離層表面的犧牲層；刻蝕所述犧牲層和隔離層至半導體襯底表面，在所述PFET區(qū)域上形成第一凹槽，在所述NFET區(qū)域上形成第二凹槽；在所述第一凹槽和第二凹槽內形成第一過渡層；在所述第一過渡層表面形成填充滿第一凹槽、第二凹槽的第一半導體層；去除所述第二凹槽內的第一半導體層，在所述第二凹槽內形成第二過渡層，所述第二過渡層的表面低于隔離層的表面；在所述第二過渡層表面形成第二半導體層；去除所述犧牲層，暴露出第一半導體層和第二半導體層的部分側壁；形成橫跨所述第一半導體層的第一柵極結構和橫跨所述第二半導體層的第二柵極結構。
[0008]可選的，還包括:形成所述第一凹槽和第二凹槽后，沿所述第一凹槽和第二凹槽刻蝕半導體襯底，在第一凹槽和第二凹槽底部形成第三凹槽；后續(xù)形成的第一過渡層填充滿所述第三凹槽，且部分第一過渡層位于所述第一凹槽和第二凹槽內。
[0009]可選的，所述第三凹槽具有Σ形側壁或弧形側壁。
[0010]可選的，所述第一凹槽和第二凹槽的頂部寬度大于底部寬度，所述第一凹槽和第二凹槽的側壁與半導體襯底表面之間的夾角為80°?89°。
[0011]可選的，去除所述第二凹槽內的部分厚度的第一半導體層，剩余部分的第一半導體層的表面低于隔離層的表面，然后在所述剩余的第一半導體層表面形成第二過渡層。
[0012]可選的，所述第二過渡層的晶格常數大于第一半導體層的晶格常數，小于第二半導體層的晶格常數，所述第二半導體層的材料為II1-V族化合物。
[0013]可選的，所述第二半導體層的材料為InAs、InSb、GaSb或InGaAs,所述第二過渡層的材料為InP或InAlAs，所述第一過渡層的材料為SiGe，第一半導體層的材料為Ge。
[0014]可選的，還包括:去除所述犧牲層之后，對所述第一半導體層和第二半導體層進行圓角處理。
[0015]可選的，所述圓角方法包括遠端等離子體化學干法刻蝕工藝，所述遠端等離子體化學干法刻蝕工藝刻蝕氣體包括NF3和NH3, NF3與NH3的流量比為1:20?5:1，刻蝕溫度為40攝氏度?80攝氏度，壓強為0.5托?50托，功率小于100瓦，頻率小于100千赫茲。
[0016]可選的，所述圓角方法包括退火處理，所述退火處理在H2氛圍下進行，溫度為800。。?1500。。。
[0017]可選的，采用原位摻雜工藝，使所述第一過渡層內具有P型摻雜離子、使所述第一半導體層內具有N型摻雜離子、使所述第二過渡層內具有N型摻雜離子、使所述第二半導體層內具有P型彳多雜尚子。
[0018]為解決上述問題，本發(fā)明還提供一種采用上述方法形成的半導體結構，所述半導體結構包括:半導體襯底，所述半導體襯底包括NFET區(qū)域和PFET區(qū)域；位于所述半導體襯底表面的隔離層，所述隔離層內具有位于所述PFET區(qū)域上的第一凹槽，位于所述NFET區(qū)域上的第二凹槽；位于所述第一凹槽和第二凹槽內的第一過渡層；位于第一凹槽內的第一過渡層表面的第一半導體層，且所述第一半導體層的頂部表面高于隔離層表面；位于第二凹槽內的第一過渡層上的第二過渡層，所述第二過渡層的表面低于隔離層的表面；位于所述第二過渡層表面的第二半導體層，且所述第二半導體層的頂部表面高于隔離層表面；橫跨所述第一半導體層的第一柵極結構和橫跨所述第二半導體層的第二柵極結構。
[0019]可選的，還包括:位于第一凹槽和第二凹槽下方的半導體襯底內的第三凹槽，所述第一過渡層填充滿所述第三凹槽，且部分第一過渡層位于所述第一凹槽和第二凹槽內。
[0020]可選的，所述第三凹槽具有Σ形側壁或弧形側壁。
[0021]可選的，所述第一凹槽和第二凹槽的頂部寬度大于底部寬度，所述第一凹槽和第二凹槽的側壁與半導體襯底表面之間的夾角為80°?89°。
[0022]可選的，所述第二凹槽內的第二過渡層與第一過渡層之間具有第一半導體材料層，所述第一半導體材料層的材料與第一半導體層的材料相同。
[0023]可選的，所述第二過渡層的晶格常數大于第一半導體材料層的晶格常數，小于第二半導體層的晶格常數，所述第二半導體層的材料為II1-V族化合物。
[0024]可選的，所述第二半導體層的材料為InAs、InSb、GaSb或InGaAs,所述第二過渡層的材料為InP或InAlAs，所述第一過渡層的材料為SiGe，第一半導體層的材料為Ge。
[0025]可選的，所述第一半導體層和第二半導體層頂部與側壁的銜接處為圓弧狀。
[0026]可選的，所述第一過渡層內具有P型摻雜離子，所述第一半導體層內具有N型摻雜離子，所述第二過渡層內具有N型摻雜離子，所述第二半導體層內具有P型摻雜離子。
[0027]與現有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0028]本發(fā)明的技術方案中，在PFET區(qū)域上形成第一凹槽，在所述NFET區(qū)域上形成第二凹槽，然后在所述第一凹槽和第二凹槽內形成第一過渡層后，在所述第一過渡層表面形成第一半導體層。形成第一緩沖層可以降低第一半導體層與下層材料層之間的晶格常數差距，從而降低形成的第一半導體層內的晶格缺陷，后續(xù)將所述第一半導體層作為P型鰭式場效應晶體管的鰭部，可以提高形成的P型鰭式場效應晶體管的性能。然后，去除所述NFET區(qū)域上的第一半導體層，再在所述第二凹槽內形成第二過渡層和位于所述第二過渡層表面的第二半導體層，所述第二過渡層可以降低第二半導體層與下層材料層之間的晶格常數差距，從而降低形成的第二半導體層內的晶格缺陷，后續(xù)將所述第二半導體層作為N型鰭式場效應晶體管的鰭部，可以提高形成的N型鰭式場效應晶體管的性能。并且，采用外延工藝形成所述第一半導體層和第二半導體層，可以確保不同區(qū)域上的第一半導體層的高度相同，不同區(qū)域上的第二半導體層的高度相同，從而使得形成的不同區(qū)域的P型鰭式場效應晶體管的溝道寬度相同，不同區(qū)域的N型鰭式場效應晶體管的溝道寬度相同。
[0029]進一步，在形成所述第一凹槽和第二凹槽后，在第一凹槽和第二凹槽底部形成第三凹槽，所述第一過渡層填充滿所述第三凹槽，且部分第一過渡層位于所述第一凹槽和第二凹槽內，所述第三凹槽可以具有弧形或Σ形側壁。所述第一過渡層與半導體襯底的界面上，由于晶格不匹配，會存在位錯等缺陷。但是由于所述第三凹槽的側壁為Σ型或弧形，所述第一過渡層與半導體襯底的界面上的位錯具有多個方向，部分相反方向上的位錯會相互抵消，使得第一過渡層與半導體襯底界面上的位錯減少，并且，隨著所述第一過渡層厚度的增加，所述第一過渡層內的缺陷逐漸減小，直至缺陷消失。