三維半導(dǎo)體元件的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種三維半導(dǎo)體元件，且特別是有關(guān)于一種操作快速的垂直通道 式三維半導(dǎo)體元件。
【背景技術(shù)】
[0002] 非易失性存儲器元件在設(shè)計(jì)上有一個(gè)很大的特性是，當(dāng)存儲器元件失去或移除電 源后仍能保存數(shù)據(jù)狀態(tài)的完整性。目前業(yè)界已有許多不同型態(tài)的非易失性存儲器元件被 提出。不過相關(guān)業(yè)者仍不斷研發(fā)新的設(shè)計(jì)或是結(jié)合現(xiàn)有技術(shù)，進(jìn)行含存儲單元的存儲器平 面的疊層以達(dá)到具有更高儲存容量的存儲器結(jié)構(gòu)。例如已有一些多層薄膜晶體管疊層的與 非門（NAND)型閃存結(jié)構(gòu)被提出。相關(guān)業(yè)者已經(jīng)提出各種不同結(jié)構(gòu)的三維存儲器元件，例如 具單柵極（Single-Gate)的存儲單元、雙柵極（doublegate)的存儲單元，和環(huán)繞式柵極 (surroundinggate)的存儲單元等三維存儲器元件。
[0003] 相關(guān)設(shè)計(jì)者無不期望可以建構(gòu)出一三維存儲器結(jié)構(gòu)，不僅具有許多層疊層平面 (存儲器層）而達(dá)到更高的儲存容量，更具有優(yōu)異的電子特性（例如具有良好的數(shù)據(jù)保存 可靠性和操作速度），使存儲器結(jié)構(gòu)可以被穩(wěn)定和快速的如進(jìn)行擦除和編程等操作。再者， NAND型閃存的頁（Page)尺寸是與位線數(shù)目成比例。因此當(dāng)元件尺寸縮小，不僅是成本降 低，其平行操作的增加也提高了元件的讀寫速度，進(jìn)而達(dá)到更高的數(shù)據(jù)傳輸速度。以一般 的三維垂直通道式存儲器元件為例，其具有更大的通孔尺寸可降低工藝上的困難度。但越 大的存儲單元尺寸會造成較少的位線數(shù)目，較少的平行操作以及較慢的數(shù)據(jù)讀寫速度。而 傳統(tǒng)的存儲單元設(shè)計(jì)，一般是以一條選擇線對同一列的存儲單元進(jìn)行選取，且同一行的存 儲單元是對應(yīng)一條位線。以16個(gè)存儲單元串行（cellstrings)排列成4行和和4列，并 具有4條位線為例和4條選擇線，每個(gè)存儲單元串行是對應(yīng)一條位線和一條選擇線（如 SSL1/2/3/4)。如欲讀取所有存儲單元的數(shù)據(jù)，需選取選擇線SSL1該列四個(gè)串行數(shù)據(jù)，之后 依序選取選擇線SSL2、SSL3和SSL4以獲得另外12個(gè)串行數(shù)據(jù)。必須循環(huán)操作4次，利 用選擇線SSL1/2/3/4的選取，才能讀取所有串行數(shù)據(jù)。再者，當(dāng)選擇線SSL1被選取和進(jìn) 行操作時(shí)，其他對應(yīng)選擇線SSL2/3/4的存儲單元串行也被施以相同的柵極偏壓，而使柵 極受到干擾。此外，非選取串行（non-selectedstrings)也具有柵極偏壓表示有不需要的 功率消耗（powerconsumption)存在。因此，傳統(tǒng)的存儲單元設(shè)計(jì)不僅具有較低的操作速 度，更具有較大的功率消耗和干擾。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明是有關(guān)于一種三維半導(dǎo)體元件。根據(jù)實(shí)施例的三維半導(dǎo)體元件，所有的存 儲單元可被同時(shí)讀取，而可提高操作速度。再者，依據(jù)實(shí)施例的三維半導(dǎo)體元件其頻帶寬度 (bandwidth)擴(kuò)大，功率消耗（powerconsumption)下降，且讀取存儲單元時(shí)相鄰存儲單元 之間的干擾亦可減少。
[0005] 根據(jù)實(shí)施例，是提出一種三維半導(dǎo)體元件，三維半導(dǎo)體元件包括：多層存儲器層 (memorylayers),垂直疊層于一基板上且此些存儲器層相互平行；一選擇線（selection line)，位于此些存儲器層上方；多條位線（bitlines)，位于選擇線上方，且此些位線相 互平行并垂直于選擇線；多條串行（strings)垂直于此些存儲器層和選擇線，且此些串 行（strings)被電性連接至選擇線；多個(gè)存儲單元（cells)分別由此些串行、選擇線和此 些位線定義，且此些存儲單元是排列為具有一第一方向的多列（rows)及具有一第二方向 的多行（columns)，選擇線是平行于第一方向，第一方向和第二方向的夾角為銳角，其中同 一行中相鄰的此些存儲單元被電性連接至不同的此些位線；以及一階梯接觸結(jié)構(gòu)（stair contactstructure)，包括多個(gè)階梯接觸及多個(gè)導(dǎo)線，階梯接觸結(jié)構(gòu)電性連接至此些存儲 器層，各導(dǎo)線電性連接至各階梯接觸，且此些階梯接觸排列為具有一第三方向的多列及具 有一第四方向的多行，此些位線是平行于第四方向。其中此三維半導(dǎo)體元件滿足以下條件： 1 <A< 10，1 <B< 30 ;其中，A為選擇線中的此些存儲單元的列的數(shù)目或A=a/XBpa為 沿第一方向的一存儲單元節(jié)距，Χι為沿第一方向的一位線節(jié)距；及B為此些階梯接觸的行 的數(shù)目或B=YsC/YD，YsC為沿第四方向的一階梯接觸節(jié)距，YD為沿第四方向的一導(dǎo)線節(jié)距。
[0006] 為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實(shí)施例，并配合所附圖 式，作詳細(xì)說明如下：
【附圖說明】
[0007] 圖1為一三維半導(dǎo)體元件的立體圖。
[0008] 圖2為本發(fā)明一實(shí)施例的三維半導(dǎo)體元件的存儲單元設(shè)計(jì)的上視圖。
[0009] 圖3為本發(fā)明一實(shí)施例的三維半導(dǎo)體元件的簡化上視圖。
[0010] 圖4為本發(fā)明一實(shí)施例的三維半導(dǎo)體元件的上視圖。
[0011] 圖5為沿圖4的剖面線5-5'的剖面示意圖。
[0012] 圖6~圖7為本發(fā)明一實(shí)施例的階梯接觸結(jié)構(gòu)的立體圖。
[0013]【符號說明】
[0014] 10:基板
[0015] 11:存儲器層
[0016] 12、13、SSL:選擇線
[0017] I5:串行
[0018] 151:通道層
[0019] 152:導(dǎo)電層
[0020] 16、160 :階梯接觸結(jié)構(gòu)
[0021] 17:串行接觸
[0022] 161 :階梯接觸
[0023] 163 :導(dǎo)線
[0024] 165:導(dǎo)電層
[0025] 167 :絕緣層
[0026] 170 :字符譯碼器
[0027]BL、BL1 ~BL20:位線
[0028]D1 :第一方向
[0029]D2:第二方向
[0030]D3:第三方向
[0031]D4:第四方向
[0032] D5 :第五方向
[0033]Column~Column4 :行
[0034]Rowl~Row5 :列
[0035] Θ1、Θ2:夾角
【具體實(shí)施方式】
[0036] 本發(fā)明的實(shí)施例是提出一種操作快速的三維半導(dǎo)體元件，例如一垂直通道式 (vertical-channel,VC)三維半導(dǎo)體元件。根據(jù)實(shí)施例的三維半導(dǎo)體元件，所有的存儲 單元可被同時(shí)讀取，而可提高操作速度。再者，依據(jù)實(shí)施例的三維半導(dǎo)體元件其頻帶寬度 (bandwidth)擴(kuò)大（增加），功率消耗（powerconsumption)下降，且讀取存儲單元時(shí)相鄰 存儲單元之間的干擾亦可減少。
[0037] 本發(fā)明可應(yīng)用至多種不同存儲單元排列方式的三維半導(dǎo)體元件例如垂直通道式 (vertical-channel,VC)三維半導(dǎo)體元件。圖1為一三維半導(dǎo)體元件的立體圖。三維半導(dǎo)體 元件包括多層存儲器層（memorylayer) 11、至少一條或多條選擇線（selectionline) 12、 多條位線（bitlines)BL、多條串行15、多個(gè)存儲單元（memorycells)、以及一階梯接觸結(jié) 構(gòu)16。
[0038] 如圖1所示，多層存儲器層11 (包括控制柵極）垂直疊層于一基板10上，且此些 存儲器層11是相互平行。至少一條選擇線12或多條選擇線12位于存儲器層11上方，且 此些選擇線12是相互平行。多條位線BL是位于選擇線12上方，且此些位線BL是相互平 行并垂直于選擇線12。多條串行15是垂直于存儲器層11和選擇線12,且此些串行15被 電性連接至對應(yīng)的選擇線12。多個(gè)存儲單元（cells)是分別由此些串行15、此或此些選擇 線12和此些位線BLs定義，且這些存儲單元是排列為為多列（rows)及多行（columns),其 中選擇線12是平行于列的方向（rowdirection)。階梯接觸結(jié)構(gòu)16電性連接至此些存儲 器層11。
[0039] 三維半導(dǎo)體元件更可包括多個(gè)串行接觸（stringcontacts) 17。串行接觸17垂直 于存儲器層11和選擇線12,且每串行接觸17的設(shè)置對應(yīng)于存儲單元的每串行15。串行接 觸17被電性連接至對應(yīng)的選擇線12和對應(yīng)的位線BL。
[0040] 三維半導(dǎo)體元件更可包括其它元件，例如選擇線12是指上方選擇線（upper selectlines,upperSG)，而存儲器層11下方更有下方選擇線（lowerselectlines, lowerSG) 13 的形成。
[0041] 圖2為本發(fā)明一實(shí)施例的三維半導(dǎo)體元件的存儲單元設(shè)計(jì)的上視圖。如圖2所示， 多個(gè)存儲單元排列為具有一第一方向D1的多列及具有一第二方向D2的多行，選擇線SSL 平行于第一方向D1，第一方向D1和第二方向D2的夾角θ1為銳角。根據(jù)本發(fā)明的實(shí)施例， 如圖2所示，同一行中相鄰的多個(gè)存儲單元被電性連接至不同的位線BL。換言之，相鄰列及 相鄰行的存儲單元是以未對準(zhǔn)（中心偏移）（misaligned)的形式排列。
[0042] 如圖2所示，實(shí)施例中，此些存儲單元的每一串行15例如可包括一導(dǎo)電層 (conductive layer) 151以及一通道層（channel layer) 153,通道層153包圍導(dǎo)電層(conductive layer) 151。然而本發(fā)明并不以此為限。
[0043] 一些實(shí)施例中，三維半導(dǎo)體元件更可包括多個(gè)串行接觸17,且三維半導(dǎo)體元件更 可包括多個(gè)選擇線，則串行接觸17垂直于此些存儲器層11和此些選擇線，且每個(gè)串行接觸 17的設(shè)置對應(yīng)于存儲單元11的每個(gè)串行15,此些串行接觸17被電性連接至對應(yīng)的選擇線 和對應(yīng)的位線BL。也就是說，相鄰兩列的串行接觸17可以電性連接至多個(gè)選擇線中的不同 選擇線?；蛘撸噜彅?shù)個(gè)列的串行接觸17電性連接至一個(gè)對應(yīng)的選擇線，而相鄰的另外數(shù) 個(gè)列的串行接觸17電性連接至另一個(gè)對應(yīng)的選擇線。然而本發(fā)明并不以此為限。
[0044] 如圖2所示，本實(shí)施例中，以三維半導(dǎo)體元件具有一個(gè)選擇線SSL為例，串行接觸 17垂直于此些存儲器層11和此選擇線SSL，且每個(gè)串行接觸17的設(shè)置對應(yīng)于存儲單元11 的每個(gè)串行15,此些串行接觸17被電性連接至此選擇線SSL和對應(yīng)的位線BL。
[0045] 換言之，本實(shí)施例中，至少兩相鄰列的串行接觸17,例如相鄰的五個(gè)列（Rowl~ R〇w5)的串行接觸17被電性連接至一條選擇線SSL。也就是說，根據(jù)本發(fā)明的實(shí)施例，不需 要形成許多的選擇線來單獨(dú)與每一列的存儲單元相對應(yīng)。
[0046] 根據(jù)實(shí)施例的設(shè)計(jì)，可以利用較少數(shù)目的選擇線進(jìn)行元件譯碼（decoding)，如此 可簡化工藝和擴(kuò)大工藝容許范圍（processwindow)。
[0047] 實(shí)施例中，如圖2所示，串行接觸17的形狀為圓形，但本發(fā)明對于串行接觸17的 形狀并不特別限制。串行接觸17的形狀可以是圓形、橢圓形、長方形或其他形狀。
[0048] 根據(jù)一實(shí)施例，同一行中相鄰的存儲單元被電性連接至不同的位線。以圖2的第1 行（Columnl)的存儲單元為例，位于第1列（Rowl)和