一種制備納米級pmos控制電路的方法
【技術領域】
[0001]本發(fā)明屬于半導體集成電路技術領域，尤其涉及一種利用現(xiàn)有的微米級Si集成電路制造工藝，制造用于基于SPIN 二極管可重構天線的納米級Si控制電路的方法。
【背景技術】
[0002]隨著科學技術的進一步發(fā)展，無線通信技術在人們的生活中發(fā)揮著越來約重要的作用。新一代無線通信系統(tǒng)的發(fā)展趨勢包括實現(xiàn)高速數(shù)據(jù)傳輸，實現(xiàn)多個無線系統(tǒng)之間的互聯(lián)，實現(xiàn)有限的頻譜資源的有效利用，獲得對周圍環(huán)境的自適應能力等。為突破傳統(tǒng)天線固定不變的工作性能難以滿足多樣的系統(tǒng)需求和復雜多變的應用環(huán)境，可采用SPIN 二極管正向偏置時激發(fā)的固態(tài)等離子體用作天線的輻射結構，通過選擇性導通SPIN 二極管即可構成不同結構的可重構天線，滿足無線通信系統(tǒng)對多功能天線的需要。
[0003]基于SPIN二極管的可重構天線需要大量外圍控制電路來實現(xiàn)天線的實時可重構，目前多采用外接控制電路板的方式，這種方式對天線性能影響較大，不利于可重構天線的設計。另一種方法是將控制電路直接制作在承載SPIN 二極管的硅晶圓上，然而，由于SPIN 二極管尺寸較大，一般采用Ium?2um的特征尺寸即可制作，則相應的控制電路面積也會增加，影響天線的可用口徑;若采用較小的特征尺寸制作控制電路，則基于SPIN二極管的可重構天線制造成本將急劇上升，造成資源和能源的浪費，嚴重制約了基于SPIN二極管的可重構天線的發(fā)展。
【發(fā)明內容】
[0004]為了克服現(xiàn)有技術的不足，本發(fā)明提供一種用微米級工藝制備納米級PMOS控制電路的方法，以實現(xiàn)在不改變現(xiàn)有SPIN二極管制造設備和增加成本的條件下制備出65?90nm的PMOS控制電路。
[0005]本發(fā)明解決其技術問題所采用的技術方案包括以下步驟:
[0006]第一步，在Si襯底上熱氧化一層S12緩沖層，在S12緩沖層上淀積一層SiN，用于阱區(qū)注入的掩蔽；
[0007]第二步，在SiN層上光刻N阱，對N阱進行注入和推進，在Si襯底形成N阱；
[0008]第三步，刻蝕Si襯底上部的SiN層和S12層，然后在整個襯底表面生長一層S12緩沖層和SiN層，在SiN層上光刻、氧化形成隔離區(qū)，刻蝕去掉N阱表面的SiN和S12層；
[0009]第四步，在N講上熱氧化生長6?1nm厚的Si02柵介質層，在該Si02柵介質層上淀積一層100?150nm厚的P型摻雜的Poly-Si，摻雜濃度>102Qcm—3，作為柵極；
[00?0]第五步，在Poly-Si上淀積生長一層厚度為40?80nm的Si02，作為柵極的保護層；
[0011]第六步，在S12層上淀積一層100?150nm厚的Poly-Si，作為制造過程中的輔助層，輔助生成側壁；
[0012]第七步，在Poly-Si的區(qū)域中刻蝕出符合電路要求的窗口；
[0013]第八步，在整個Si襯底上淀積一層90?130nm厚的S12介質層，覆蓋整個表面；
[0014]第九步，刻蝕襯底表面上的S12，保留Poly-Si側壁的S12;利用Poly-Si與S12不同的刻蝕比刻蝕掉S12表面的Poly-Si，刻蝕襯底表面上除S12側壁區(qū)域以外的S12露出底層Poly-Si，刻蝕掉Si02側壁保護區(qū)域以外的Poly-Si，形成柵極S，并在講區(qū)上淀積一層6?1nm厚的S12,形成柵極側壁的保護層；
[0015]第十步，在N阱區(qū)進行P型離子注入，自對準生成PM0SFET的源區(qū)和漏區(qū)；
[0016]第^^一步，在PM0SFET的柵、源和漏區(qū)上光刻引線，構成PMOS控制電路。
[0017]所述的第七步中，窗口寬度取1.8?3μπι。
[0018]所述的第九步中，柵極長度取65?90nm。
[0019]本發(fā)明的有益效果是:
[0020 ] 1.本發(fā)明由于利用了等離子刻蝕工藝中S i O2與Po I y-S i不同的刻蝕比和自對準工藝，可以在微米級Si集成電路工藝平臺上制造出導電溝道65?90nm的PMOS控制電路；
[0021]2.由于本發(fā)明所提出的工藝方法均為現(xiàn)有的微米級Si集成電路工藝平臺中成熟的工藝方法，因此，本發(fā)明所提出的納米級PMOS控制電路實現(xiàn)方法與現(xiàn)有的微米級Si集成電路工藝相兼容；
[0022]3.由于本發(fā)明所提出的工藝方法均可在現(xiàn)有的微米級Si集成電路工藝平臺中實現(xiàn)，因此可以在不用追加任何資金和設備投入的情況下，使現(xiàn)有的微米級Si集成電路工藝平臺的制造能力大幅提尚;
[0023]4.由于本發(fā)明所提出的工藝方法可以實現(xiàn)導電溝道65?90nm的PMOS控制電路，因此，隨著導電溝道尺寸的減小，集成電路的集成度可以大幅提高，從而降低了集成電路單位面積的制造成本。
【附圖說明】
[0024]圖1是本發(fā)明工藝流程示意圖；
[0025]圖2是用本發(fā)明方法制備PMOS控制電路的過程示意圖。
【具體實施方式】
[0026]下面結合附圖和實施例對本發(fā)明進一步說明，本發(fā)明包括但不僅限于下述實施例。
[0027]本發(fā)明提供的制備納米級PMOS控制電路的方法，按如下步驟順序進行:
[0028]第一步.在Si襯底上熱氧化一層S12緩沖層，在該緩沖層上淀積一層SiN，用于阱區(qū)注入的掩蔽；
[0029]第二步.在SiN層上光刻N阱，對N阱進行注入和推進，在Si襯底形成N阱；
[0030]第三步.刻蝕Si襯底上部的SiN層和S12層，然后再在整個襯底表面生長一層S12緩沖層和SiN層，在SiN層上光刻、氧化形成隔離區(qū)，刻蝕去掉N阱表面的SiN和S12層；
[0031]第四步.在N講上熱氧化生長6?1nm厚的Si02柵介質層，再在該Si02柵介質層上淀積一層100?150nm厚的P型摻雜的Poly-Si，摻雜濃度>102Qcm—3，作為柵極；
[0032]第五步.在Poly-Si上淀積生長一層厚度為40?80nm的Si02，作為柵極的保護層；
[0033]第六步.在S12層上再淀積一層100?150nm厚的Poly-Si，作為制造過程中的輔助層，輔助生成側壁；
[0034]第七步.在Poly-Si的區(qū)域中刻蝕出符合電路要求的窗口；
[0035]第八步.在整個Si襯底上淀積一層90?130nm厚的S12介質層，覆蓋整個表面；
[0036]第九步.刻蝕襯底表面上的S12，保留Poly-Si側壁的S12;利用Poly-Si與S12不同的刻蝕比(50:1)刻蝕掉S12表面的Poly-Si，刻蝕襯底表面上除S12側壁區(qū)域以外的S12露出底層Poly-Si，刻蝕掉S12側壁保護區(qū)域以外的Poly-Si，形成柵極S，并在阱區(qū)上淀積一層6?1nm厚的Si02，形成柵極側壁的保護層12;
[0037]第十步.在N阱區(qū)進行P型離子注入，自對準生成PM0SFET的源區(qū)和漏區(qū)；
[0038]第^^一步.在PM0SFET的柵、源和漏區(qū)上光刻引線，構成PMOS控制電路。
[0039]所述的在Poly-Si的區(qū)域中刻蝕出符合電路要求的窗口，是根據(jù)微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度取I.8?3μπι。
[0040]所述的柵極長度根據(jù)第八步淀積的S12厚度確定，通常取65?90nm。
[0041 ] 實施例1:在Si襯底上制備導電溝道為75nm的PMOS控制電路，具體步驟如下:
[0042]步驟I，淀積掩蔽層，如圖2(a)所示。
[0043](Ia)選取晶向為〈100〉、摻雜濃度為115Cnf3左右的P型Si襯底片I;
[0044](Ib)在襯底上熱氧化一層20nm厚的S12緩沖層2;
[0045](Ic)在S12緩沖層上用常壓化學汽相淀積APCVD的方法淀積80nm厚的SiN層3，用于阱區(qū)注入的掩蔽。
[0046]步驟2，形成阱區(qū)，如圖2(b)所示。
[0047](2a)在SiN層3上按照相間順序分別光刻N阱區(qū)域4;
[0048](2b)在N阱區(qū)域注入硼形成η型區(qū)域，在N阱區(qū)表面熱氧化生成S12,同時進行N阱推進，在襯底I上形成N講4 ；
[0049](2c)在溫度為8001的他氣氛下，將N阱繼續(xù)推進到2μπι深。
[0050]步驟3，形成隔離區(qū)，如圖2(c)所示。
[0051](3a)濕法刻蝕掉N阱4的上部及其兩者之間的SiN層和S12層；
[0052](3b)在整個襯底表面熱氧化一層30nm厚的S12緩沖層；
[0053](3c)在S12緩沖層上用APCVD的方法淀積生長一層約為50nm厚的SiN層，并在該SiN層上光刻場隔離區(qū)；
[0054](3d)在隔離區(qū)局部熱氧化形成0.3μπι的場區(qū)隔離5，將N阱之間進行隔離；
[0055 ] (3e)濕法刻蝕掉N阱4表面的S iN和S i02層。
[0056]步驟4，淀積Poly-Si并刻蝕窗口，如圖2(d)所示。
[0057](4a)在N講4表面熱氧化生長6nm厚的Si02柵介質層6;
[0058](4b)在S12柵介質層6上應用APCVD方法淀積10nm厚的P型摻雜的Poly-Si層7作為柵極，摻雜濃度> I O2t3CHf3;
[0059](4c)在Poly-Si上應用APCVD的方法淀積生長40nm厚的S12層8，作為柵極的保護層；
[0060](4d)在S12層上再應用APCVD的方法淀積120nm厚的Poly-Si層9，這一層主要作為制造過程中的輔助層，輔助生成側壁；
[0061 ] (4e)根據(jù)電路需要，在Po I y_S i的區(qū)域中刻蝕出符合電路要求的窗口 1，該窗口的大小根據(jù)微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度取1.8μπι。[0062 ]步驟5，淀積S12介質，如圖2 (e)所示。
[0063]在整個Si襯底上應用APCVD的方法淀積一層I1nm厚的S12介質層11，覆蓋整個表面。
[0064]步驟6，形成柵極，并在柵極側壁淀積保護層，如圖2(f)所示。
[0065](6a)利用干法刻蝕的方法將襯底表面的S12刻蝕掉，保留Poly-Si側壁的S12;
[0066](6b)利用Poly-Si和S12不同的刻蝕比(50:1)，將S12表面的Poly-Si全部刻蝕掉；
[0067](6c)刻蝕掉襯底表面上除S1dUU壁區(qū)域以外的S12露出底層Poly-Si;
[0068](6d)利用Poly-Si和S12不同的刻蝕比，并以S12側壁作保護，再刻蝕掉S12側壁保護區(qū)域以外的Poly-Si，保留側壁下面的Poly-Si，形成柵極S，該柵極的長度根據(jù)步驟5淀積的S12厚度確定，通常取75nm;
[0069](6e)用APCVD的方法在阱區(qū)上淀積一層6nm厚的S12,作為柵極側面的保護層12。
[0070]步驟7，形成PM0SFET器件結構，如圖2(g)所示。
[0071]在N阱區(qū)進行P型離子注入，自對準生成PM0SFET的源區(qū)13和漏區(qū)14，形成PM0SFET15ο
[0072]步驟8，形成PMOS控