基于穿硅電容的三維容性耦合互連結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于微電子技術(shù)領(lǐng)域，特別涉及一種三維容性耦合互連結(jié)構(gòu)的制作方法。
【背景技術(shù)】
[0002] 目前常用的立體集成互連結(jié)構(gòu)主要有穿娃通孔(TSV:Through Silicon Via)及電 容/電感親合兩類。TSV最早源于威廉姆·斯托克(William Shockley)1958年申請(qǐng)的美國(guó)專 利 "Semiconductive wafer and method of making the same"（3,0044,909)中提出的米 用"deep pits"結(jié)構(gòu)實(shí)現(xiàn)信號(hào)由正面向背面的傳輸。TSV垂直互連結(jié)構(gòu)以文獻(xiàn)"Through Silicon Via Technology -Processes and Reliability for Wafer-Level 3D System Integration"（Ramm，P.和 Wolf, M. J 2008 年發(fā)表于 ECTC 58th)和"Through-Silicon Via (TSV)"（Makoto Motoyoshi 2009年發(fā)表于Proceedings of the IEEE)中提出的結(jié)構(gòu)為主， 此結(jié)構(gòu)需要在晶圓內(nèi)部制作TSV垂直通孔，然后在通孔側(cè)壁進(jìn)行阻擋層/種子層制作，并通 孔金屬化，最后通過(guò)背面減薄露銅、背面絕緣、凸點(diǎn)制作、疊層鍵合等工藝實(shí)現(xiàn)芯片的垂直 互連。但是TSV結(jié)構(gòu)制作工藝復(fù)雜，會(huì)造成器件性能和良率降低，這就限制了TSV結(jié)構(gòu)在3D-IC的大規(guī)模應(yīng)用（Jin Ouyang等，Evaluation of using inductive/capacitive-coupling vertical interconnects in 3D network-on-chip，2010年發(fā)表于Proceedings of the International Conference on Computer-Aided Design)。為解決這一問(wèn)題，提出了電容/ 電感親合垂直互連結(jié)構(gòu)，該結(jié)構(gòu)以文獻(xiàn)"2.8Gb/s Inductively Coupled Interconnect for 3_D ICs"（Jian Xu 等 2005 年發(fā)表于 VLSI Circuits, 2005)和"3D capacitive interconnections with mono-and bi-directional capabilities"（Fazzi,Alberto等 2007年發(fā)表于Solid-State Circuits Conference ,2007)中提出的結(jié)構(gòu)為主，此結(jié)構(gòu)通常 使用大面積的頂層金屬作為平行電容板或制作特定的電感線圈，通過(guò)電感或電容耦合效應(yīng) 實(shí)現(xiàn)芯片的垂直互連。此結(jié)構(gòu)制作工藝簡(jiǎn)單，只需通過(guò)傳統(tǒng)的平面工藝即可完成。但是電容 耦合立體集成互連結(jié)構(gòu)僅能實(shí)現(xiàn)兩層芯片面對(duì)面的垂直互連，無(wú)法實(shí)現(xiàn)多層芯片的立體集 成，且電感耦合立體集成互連結(jié)構(gòu)，占用面積過(guò)大，通常報(bào)道的電容/電感耦合垂直互連結(jié) 構(gòu)占用面積約為數(shù)百到數(shù)萬(wàn)平方微米(Jin Ouyang等，Evaluation of using inductive/ capacitive-coupling vertical interconnects in 3D network-〇n_chip，2010年發(fā)表于 Proceedings of the International Conference on Computer-Aided Design)〇艮P使客頁(yè) 外增加專門設(shè)計(jì)的輔助電路等其它手段，電容/電感耦合垂直互連結(jié)構(gòu)占用面積仍明顯大 于最新的TSV互連結(jié)構(gòu)面積。這就制約了該結(jié)構(gòu)的應(yīng)用范圍，使得電容/電感耦合垂直互連 結(jié)構(gòu)基本用于只能在芯片外圍（例如焊盤處)實(shí)現(xiàn)立體耦合互連，無(wú)法像TSV結(jié)構(gòu)一樣直接 用于3D-IC芯片內(nèi)部實(shí)現(xiàn)立體集成互連。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于提供一種基于穿硅電容的三維容性耦合互連結(jié)構(gòu)的制作方法， 以解決TSV垂直互連結(jié)構(gòu)制作工藝復(fù)雜造成器件立體集成后性能和良率降低，以及電容/電 感耦合垂直互連結(jié)構(gòu)無(wú)法實(shí)現(xiàn)多層芯片疊層且由于占用面積大基本只能用于芯片外圍（例 如焊盤處)實(shí)現(xiàn)立體耦合互連，無(wú)法像TSV結(jié)構(gòu)一樣直接用于3D-IC芯片內(nèi)部實(shí)現(xiàn)立體集成 互連的問(wèn)題。本發(fā)明提供一種基于融合了垂直互連結(jié)構(gòu)和電容/電感耦合垂直互連結(jié)構(gòu)優(yōu) 點(diǎn)的穿娃電容(TSC:Through-silicon Capacitor)的三維容性親合互連結(jié)構(gòu)的制作方法。 該制作方法可以實(shí)現(xiàn)占用面積遠(yuǎn)小于電容/電感耦合垂直互連結(jié)構(gòu)（與TSV結(jié)構(gòu)占用面積基 本一致），且工藝復(fù)雜度較TSV明顯降低、對(duì)立體集成器件性能和良率影響大幅降低的新型 三維容性耦合互連結(jié)構(gòu)的制作。為器件三維立體集成提供一種新的高面積利用率、簡(jiǎn)潔、低 成本、高良率的集成途徑。
[0004] 為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：
[0005] 基于穿硅電容的三維容性耦合互連結(jié)構(gòu)的制作方法，包括以下步驟：
[0006] (1)在娃襯底表面生長(zhǎng)一層二氧化娃掩膜層；
[0007] (2)在二氧化硅掩膜層表面涂光刻膠，曝光，顯影，露出需要刻蝕頂層硅的窗口；
[0008] (3)在窗口處刻蝕二氧化硅掩膜層硅襯底停止;在窗口處進(jìn)一步刻蝕硅襯底，形成 通孔，然后去除表面光刻膠；
[0009] (4)在襯底表面淀積一層二氧化硅絕緣層，使通孔側(cè)壁和底部沉積一層二氧化硅 絕緣層，形成通孔電絕緣層；
[0010] (5)然后再在硅襯底正面依次生長(zhǎng)一層阻擋層及一層銅種子層；
[0011] (6)在硅襯底正面表面電鍍銅，待銅全部填滿通孔時(shí)停止；
[0012] (7)進(jìn)行化學(xué)機(jī)械碾磨銅，碾磨至正面二氧化硅絕緣層表面；
[0013] (8)在硅襯底正面表面淀積一層二氧化硅絕緣層，完成正面絕緣過(guò)程；
[0014] (9)將完成正面絕緣的襯底采用臨時(shí)鍵合工藝鍵合在臨時(shí)載片上；
[0015] (10)從背面對(duì)硅襯底進(jìn)行減薄，直至露出通孔的底部二氧化硅絕緣層，完成一個(gè) 硅襯底工藝；
[0016] (11)將已完成工藝的硅襯底背面對(duì)準(zhǔn)另外一片完成步驟（1)~（10)的硅襯底正 面，并采用SiO 2-SiO2或SiO2-Si鍵合工藝(TSV通常采用銅-錫共晶鍵合或銅-銅鍵合)將二者 鍵合在一起；
[0017] (12)解鍵合去除臨時(shí)載片;形成基于穿硅電容的三維容性耦合互連結(jié)構(gòu)。
[0018] 進(jìn)一步的，基于穿硅電容的三維容性耦合互連結(jié)構(gòu)中上部的銅柱和下部的銅柱同 軸設(shè)置;下部的銅柱頂部接觸上部硅襯底背面的二氧化硅絕緣層;上部的銅柱和下部的銅 柱分別作為電容的上下極板，上部的銅柱和下部的銅柱之間的絕緣層作為電容間介質(zhì)，形 成穿硅電容結(jié)構(gòu)。
[0019] 進(jìn)一步的，所述硅襯底為P型或N型硅。
[0020] 進(jìn)一步的，步驟(3)中還包括對(duì)通孔進(jìn)行清洗的步驟;步驟(5)中所述阻擋層為鉭/ 氮化鉭。
[0021] 進(jìn)一步的，硅襯底正面的二氧化硅掩膜層的厚度為2μπι;通孔的深度為30μπι，直徑5 μπι;通孔側(cè)壁和底部淀積的二氧化娃絕緣層的厚度為0.2μηι。
[0022] 基于穿硅電容的三維容性耦合互連結(jié)構(gòu)的制作方法，包括以下步驟：
[0023] (1)在SOI襯底正面涂光刻膠，曝光，顯影，露出需要刻蝕頂層硅的窗口；
[0024] (2)在窗口處刻蝕頂層硅至二氧化硅埋氧層停止形成通孔，然后去除表面光刻膠；
[0025] (3)在襯底表面淀積一層二氧化硅絕緣層，使通孔側(cè)壁和底部沉積一層二氧化硅 絕緣層，形成通孔電絕緣層;然后在SOI襯底正面生長(zhǎng)阻擋層及一層銅種子層；
[0026] (4)在SOI襯底正面表面電鍍銅，待銅全部填滿通孔停止；
[0027] (5)在SOI襯底正面進(jìn)行化學(xué)機(jī)械碾磨銅，碾磨至正面二氧化硅絕緣層表面；
[0028] (6)在SOI襯底正面表面淀積一層二氧化硅絕緣層，完成正面絕緣過(guò)程；
[0029] (7)將完成正面絕緣的SOI襯底采用臨時(shí)鍵合工藝鍵合在臨時(shí)載片上；
[0030] (8)從背面對(duì)SOI襯底進(jìn)行減薄，直至露出SOI襯底的埋氧層；
[0031] (9)將已完成工藝的SOI襯底背面對(duì)準(zhǔn)另外一片完成步驟（1)~（8)的SOI襯底正 面，并采用SiO 2-SiO2或SiO2-Si鍵合工藝(TSV通常采用銅-錫共晶鍵合或銅-銅鍵合)將二者 鍵合在一起；
[0032] (10)解鍵合去除臨時(shí)載片;獲得基于穿硅電容的三維容性耦合互連結(jié)構(gòu)。
[0033]進(jìn)一步的，基于穿硅電容的三維容性耦合互連結(jié)構(gòu)中上部的銅柱和下部的銅柱同 軸設(shè)置;下部的銅柱頂部的銅柱凸點(diǎn)接觸上部硅襯底背面的二氧化硅埋氧層;上部的銅柱 和下部的銅柱分別作為電容的上下極板，上部的銅柱和下部的銅柱之間的絕緣層作為電容 間介質(zhì)，形成穿硅電容結(jié)構(gòu)。
[0034] 進(jìn)一步的，SOI襯底的埋氧層厚度為2500A，頂層硅厚度3000A。
[0035] 進(jìn)一步的，所述阻擋層為鉭/氮化鉭阻擋層。
[0036] 相對(duì)于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果：
[0037]本發(fā)明提出的基于穿硅電容(TSC)的三維容性耦合互連結(jié)構(gòu)的制作方法與常規(guī)的 TSV工藝方法及電容/電感耦合垂直互連的制作工藝相比：
[0038] (1)制作出的基于穿硅電容（TSC)的新型三維容性耦合互連結(jié)構(gòu)，第1層晶圓中的 銅金屬柱作為平行電容上極板，薄的SiO2層作為電容間介質(zhì)，第2層晶圓中的銅金屬柱作為 平行電容下極板。在電路進(jìn)行工作時(shí)，第1層電路信號(hào)由第1層銅金屬柱層通過(guò)電容耦合效 應(yīng)，使第2層銅金屬柱層感應(yīng)出相應(yīng)信號(hào)，從而實(shí)現(xiàn)兩層電路之間的信號(hào)傳遞。
[0039] (2)基于穿硅電容(TSC)的三維容性耦合互連結(jié)構(gòu)的工藝方法，對(duì)TSV工藝進(jìn)行了 重大改進(jìn)，與常規(guī)的TSV工藝相比，本發(fā)明省去了 TSV結(jié)構(gòu)制作過(guò)程中晶圓正面金屬凸點(diǎn)制 作、背面減薄露銅、絕緣、微凸點(diǎn)制作等工藝過(guò)程，工藝過(guò)程明顯縮短，所需工藝設(shè)備相應(yīng)減 少。同時(shí)立體集成器件中工藝缺陷對(duì)器件性能和良率的影響大幅降低。
【附圖說(shuō)明】
[0040] 圖I (1)-圖1 (17)是現(xiàn)有基于硅襯底的TSV工藝方法流程圖