疊層芯片封裝結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片封裝技術(shù)領(lǐng)域，尤其涉及一種疊層芯片封裝結(jié)構(gòu)。
【背景技術(shù)】
[0002]芯片封裝是將芯片包裹在封裝料中，從而將半導(dǎo)體材料與外界環(huán)境隔開并且提供與外部電路的電連接的工藝。在芯片封裝工藝之后形成的封裝組件即可以在市場銷售的芯片廣品Ο
[0003]隨著人們對集成電路的集成度需求的提高，將多塊芯片集成封裝在封裝料中成為現(xiàn)階段的研究熱點?，F(xiàn)有的一種常見的疊層芯片封裝結(jié)構(gòu)中通常包括預(yù)先制定的引線框架，疊層芯片封裝結(jié)構(gòu)中的上下兩層芯片上的電極均通過導(dǎo)電凸塊或鍵合引線與引線框架的引腳電連接，然后塑封體囊封芯片。
[0004]上述疊層芯片封裝結(jié)構(gòu)需要用到預(yù)先制定的引線框架來承載芯片以及引出芯片的電極，且上層芯片上的電極通常只能與位于下層芯片周圍的引腳電連接。因此，這種疊層芯片封裝結(jié)構(gòu)的封裝面積大，集成度低，且封裝設(shè)計的靈活度低，限制了芯片上電極的布局的靈活性。
[0005]期望研究出新的疊層芯片封裝結(jié)構(gòu)，以進一步提高集成電路的集成度以及封裝的靈活性。

【發(fā)明內(nèi)容】

[0006]有鑒于此，本發(fā)明提供了一種疊層芯片封裝結(jié)構(gòu)，以提供集成電路的集成度與封裝的靈活性。
[0007]一種疊層芯片封裝結(jié)構(gòu)，包括:
[0008]第一芯片，所述第一芯片的有源面上設(shè)置有多個焊盤，
[0009]第二芯片，所述第二芯片的有源面朝向所述第一芯片的有源面，且所述第二芯片的電極通過導(dǎo)電凸塊與至少部分所述焊盤電連接，
[0010]重布線部件，所述重布線部件與至少部分所述焊盤電連接，并部分裸露在所述疊層芯片封裝結(jié)構(gòu)的表面，以將所述第一芯片和/或第二芯片的電極在所述疊層芯片封裝結(jié)構(gòu)的表面重新排布，
[0011]塑封體，所述塑封體囊封由所述第一芯片、第二芯片、導(dǎo)電凸塊以及重布線部件構(gòu)成的組件。
[0012]優(yōu)選的，所述重布線部件包括第一部件、第二部件和第三部件，
[0013]所述第一部件的一端與所述焊盤電連接，另一端向第一方向延伸至所述第二部件，
[0014]所述第二部件向第二方向延伸，以作為所述疊層芯片封裝結(jié)構(gòu)的重布線層，使得所述第一芯片和/或第二芯片的電極通過所述重布線部件在所述疊層芯片封裝結(jié)構(gòu)的表面重新排布，
[0015]所述第三部件的一端與所述第二部件電連接，另一端向第三方向延伸，
[0016]其中，所述第二方向與所述第一方向垂直，所述第三方向與所述第一方向平行。
[0017]優(yōu)選的，所述第三方向與所述第一方向相反。
[0018]優(yōu)選的，所述塑封體包括第一塑封體和第二塑封體，
[0019]所述第一塑封體覆蓋在所述第一芯片和第二芯片上，且具有相對的第一表面與第二表面，所述第二表面為所述疊層芯片封裝結(jié)構(gòu)的表面，
[0020]所述第一部件由所述焊盤處延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第三部件由所述第一表面延伸至所述第二表面，
[0021 ]所述第二塑封體覆蓋在所述第二部件上。
[0022 ]優(yōu)選的，所述第三方向與所述第一方向相同。
[0023]優(yōu)選的，所述塑封體包括第一塑封體和第二塑封體，
[0024]所述第一塑封體覆蓋在所述第一芯片和第二芯片上，且具有相對的第一表面與第二表面，
[0025]所述第一部件由所述焊盤處延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第二塑封體覆蓋在所述第二部件上，所述第三部件由所述第二部件處延伸至所述第二塑封體的上表面，所述上表面為所述疊層芯片封裝的表面。
[0026]優(yōu)選的，所述第一部件與所述第二部件一體成型。
[0027]優(yōu)選的，部分所述焊盤與所述第一芯片中的器件電絕緣。
[0028]優(yōu)選的，所述疊層芯片封裝結(jié)構(gòu)的表面上還設(shè)置有與所述重布線部件電連接的焊接層或焊球，疊層芯片封裝結(jié)構(gòu)通過所述焊接層或焊球與印刷電路板電連接。
[0029]優(yōu)選的，所述疊層芯片封裝結(jié)構(gòu)還包括位于所述第一芯片的背面的絕緣層或金屬導(dǎo)電層，所述絕緣層或金屬導(dǎo)電層裸露在所述第二表面上。
[0030]由上可見，在依據(jù)本發(fā)明的疊層芯片封裝結(jié)構(gòu)中，上下兩層芯片的有源面朝向相對，下層芯片上的電極通過重布線部件引出的所述疊層芯片封裝結(jié)構(gòu)的表面重新排布，上層芯片的電極通過導(dǎo)電凸塊的電連接到下層芯片的焊盤上，再通過重布線部件引出到疊層芯片封裝結(jié)構(gòu)的表面重新排布，上層芯片對下層芯片而言還起到了承載支撐的作用。因此，所述疊層芯片封裝結(jié)構(gòu)無需使用預(yù)先制定的引線框架，且具有重布線部件，使得封裝設(shè)計更具靈活性，封裝結(jié)構(gòu)面積更小，集成度更高。
【附圖說明】
[0031]通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0032]圖1為依據(jù)本發(fā)明實施例一的疊層芯片封裝結(jié)構(gòu)的剖面圖；
[0033]圖2為依據(jù)本發(fā)明實施例二的疊層芯片封裝結(jié)構(gòu)的剖面圖。
【具體實施方式】
[0034]以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個附圖中，相同的組成部分采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經(jīng)過數(shù)個步驟后獲得的結(jié)構(gòu)。在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如每個組成部分的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實現(xiàn)本發(fā)明。
[0035]實施例一
[0036]圖1為依據(jù)本發(fā)明實施例一的疊層芯片封裝結(jié)構(gòu)的剖面圖。
[0037]參考圖1所示，疊層芯片封裝結(jié)構(gòu)01主要包括芯片11、芯片21、重布線部件31以及塑封體41。
[0038]其中，芯片11與芯片21均包括相對的有源面與背面，且芯片11與芯片21中均包括已經(jīng)制作好的器件，如二極管、金屬氧化物場效應(yīng)晶體管(M0SFET)、絕緣柵雙極型晶體管(IGBT)等有源器件。所述通常芯片中的有源器件包括形成于芯片中的各個有源區(qū)以及裸露在芯片的有源面上的焊盤，這樣的焊盤為芯片中有源器件的電極焊盤，也可以直接成為電極或者芯片的輸入輸出端子，例如位于芯片11有源面上的多個焊盤111中的至少部分焊盤為芯片11的電極焊盤，而芯片21上的電極焊盤在圖1中未畫出。此外焊盤111中的部分焊盤還可以為虛擬焊盤，即與芯片11中的器件相電絕緣的焊盤，虛擬焊盤在疊層芯片封裝結(jié)構(gòu)01中，主要用于引出芯片21上的電極。
[0039]芯片21的有源面朝向芯片11的有源面，且芯片21上的電極(電極焊盤)通過導(dǎo)電凸塊211與多個焊盤111中的一部分電連接，從而實現(xiàn)芯片21上的電極與芯片11上的電極在疊層芯片封裝結(jié)構(gòu)內(nèi)部的電連接，且使得芯片21上電極被引出到焊盤111所在的位置。
[0040]重布線部件31與至少部分焊盤111電連接，并部分裸露在疊層芯片封裝結(jié)構(gòu)01的表面，從而實現(xiàn)將芯片11和芯片21上的電極在疊層芯片封裝結(jié)構(gòu)01上的重新排布。因此，芯片11與芯片21上的電極可以在疊層芯片封裝結(jié)構(gòu)01表面的任意位置重新排布，而不局限于僅在芯片11與芯片21堆疊結(jié)構(gòu)上方的周圍排布，在相同的封裝面積情況下，允許芯片11與芯片21上設(shè)置更多的電極，有效的提高了封裝結(jié)構(gòu)的集成度。
[0041]如圖1所示，重布線部件31包括第一部件311、第二部件312和第三部件313。第一部件311的一端與焊盤111電連接，另一端向第一方向延伸至第二部件312處，第二部件312向第二方向延伸，以作為疊層芯片封裝結(jié)構(gòu)01的重布線層，使得所述芯片11和/或芯片21的電極通過重布線部件31在疊層芯片封裝結(jié)構(gòu)01的表面重新排布。第三部件313的一端與第二部件312電連接，另一端向第三方向延伸。其中，所述第二方向與所述第一方向垂直，所述第三方向與所述第一方向平行，方向平行包括方向相同或者相反，例如在本實施例中，第三方向與第一方向相反。第一部件311與第二部件312可以一體成型，二者的形成方法之一可以為:先在塑封體41的表面形成開口，所述開口延伸至焊盤111處，然后在開口與塑封體的表面覆蓋導(dǎo)電層，最后圖案化導(dǎo)電層即可。第一部件311與第二部件312可均為銅材料形成，而第