晶體管的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制作領域技術，特別涉及一種晶體管的形成方法。
【背景技術】
[0002]集成電路尤其超大規(guī)模集成電路的主要半導體器件是金屬-氧化物-半導體場效應管(M0S晶體管)。隨著集成電路制作技術的不斷發(fā)展，半導體器件技術節(jié)點不斷減小，晶體管的幾何尺寸遵循摩爾定律不斷縮小。當晶體管尺寸減小到一定程度時，各種因為晶體管的物理極限所帶來的二級效應相繼出現(xiàn)，晶體管的特征尺寸按比例縮小變得越來越困難。其中，在晶體管以及半導體制作領域，最具挑戰(zhàn)性的是如何解決晶體管漏電流大的問題。晶體管的漏電流大，主要是由傳統(tǒng)柵介質層厚度不斷減小所引起的。
[0003]當前提出的解決方法是，采用高k柵介質材料代替?zhèn)鹘y(tǒng)的二氧化硅柵介質材料，并使用金屬作為柵電極，以避免高k材料與傳統(tǒng)柵電極材料發(fā)生費米能級釘扎效應以及硼滲透效應。高k金屬柵的引入，減小了晶體管的漏電流。
[0004]盡管高k金屬柵極的引入一定程度上能夠減小晶體管的漏電流，但是，由于晶體管的形成工藝難以控制，現(xiàn)有技術形成的晶體管的電學性能仍有待提高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是提供一種晶體管的形成方法，在去除偽柵后去除根部缺陷，提高形成的柵極的質量，從而提高晶體管的電學性能。
[0006]為解決上述問題，本發(fā)明提供一種晶體管的形成方法，包括:提供襯底，所述襯底上具有偽柵；形成覆蓋于襯底表面以及偽柵側壁表面的層間介質層，所述層間介質層頂部與偽柵頂部齊平；在所述層間介質層表面形成掩膜層，且所述掩膜層暴露出偽柵頂部表面；以所述掩膜層為掩膜刻蝕去除偽柵，在所述層間介質層內(nèi)形成凹槽，且凹槽底部側壁表面形成有根部缺陷；采用干法刻蝕工藝刻蝕去除所述根部缺陷。
[0007]可選的，所述干法刻蝕工藝為同步脈沖刻蝕工藝，所述同步脈沖刻蝕工藝提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均為脈沖模式。
[0008]可選的，所述干法刻蝕工藝的刻蝕氣體包括H2。
[0009]可選的，所述干法刻蝕工藝的刻蝕氣體還包括Ar。
[0010]可選的，所述同步脈沖刻蝕工藝的工藝參數(shù)為:所述第二源功率的高電平功率為1000瓦至2500瓦，第二源功率的低電平功率為500瓦至1500瓦，第二源功率的占空比為10%至80%;所述第二偏置功率的高電平功率為250瓦至500瓦，第二偏置功率的低電平功率為O瓦至200瓦，第二偏置功率的占空比為10%至80% ;刻蝕腔室壓強為10毫托至200毫托，H2 流量為 1sccm 至 500sccm, Ar 流量為 50sccm 至 500sccm。
[0011]可選的，所述第二源功率以及第二偏置功率的脈沖模式為同頻率且同相位。
[0012]可選的，所述根部缺陷包括剩余偽柵以及覆蓋在剩余偽柵表面的聚合物層。
[0013]可選的，采用同步脈沖刻蝕工藝刻蝕去除所述偽柵，同步脈沖刻蝕工藝提供第一源功率以及第一偏置功率，且第一源功率以及第一偏置功率均為脈沖模式。
[0014]可選的，所述同步脈沖刻蝕工藝的工藝參數(shù)為:所述第一源功率的高電平功率為1000瓦至2500瓦，第一源功率的低電平功率為500瓦至1500瓦，第一源功率的占空比為10%至80%;所述第一偏置功率的高電平功率為250瓦至500瓦，第一偏置功率的低電平功率為O瓦至200瓦，第一偏置功率的占空比為10%至80% ;刻蝕腔室壓強為10毫托至200毫托，刻蝕氣體包括HBr和02，刻蝕氣體還包括Ar，其中，HBr流量為50sccm至500sccm，O2流量為 5sccm 至 10sccm, Ar 流量為 50sccm 至 500sccm。
[0015]可選的，所述掩膜層為單層結構或疊層結構；所述掩膜層為單層結構時，所述掩膜層為光刻膠層；所述掩膜層為疊層結構時，所述掩膜層包括第一掩膜層以及位于第一掩膜層表面的第二掩膜層，所述第二掩膜層為光刻膠層。
[0016]可選的，所述第一掩膜層為單層結構或多層結構；所述第一掩膜層為單層結構時，所述第一掩膜層的材料為金屬材料或底部抗反射材料層；所述第一掩膜層為疊層結構時，所述第一掩膜層包括底部掩膜層以及位于底部掩膜層表面的頂部掩膜層，其中，底部掩膜層的材料為金屬材料，頂部掩膜層的材料為底部抗反射材料。
[0017]可選的，在所述襯底和偽柵之間還形成有柵介質層。
[0018]可選的，所述柵介質層的材料包括氧化硅、氮化硅、氮氧化硅、TiN、TaN或高k介質材料。
[0019]可選的，所述偽柵的材料為多晶硅、氮化硅或非晶碳。
[0020]可選的，在去除所述根部缺陷后，還包括步驟:對所述凹槽底部進行氧空位去除處理。
[0021]可選的，所述氧空位去除處理提供的工作氣體包括He、CF4, NF3和SF6中的一種或幾種。
[0022]可選的，所述工作氣體還包括N2。
[0023]可選的，在去除所述根部缺陷后，還包括步驟:形成填充滿所述凹槽的柵極，且柵極頂部與層間介質層頂部齊平。
[0024]可選的，所述柵極的材料包括:A1、Cu、Ag、Au、Pt、N1、T1、Ta、TaC、W、WN、WSi或TiN、TaN、TaSiN、TiSiN、TaAlN 或 TiAlN 中一種或幾種。
[0025]可選的，待形成的晶體管為NMOS晶體管、PMOS晶體管或CMOS晶體管。
[0026]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0027]本發(fā)明提供的晶體管的形成方法中，在層間介質層表面形成掩膜層，且所述掩膜層暴露出偽柵頂部表面；以所述掩膜層為掩膜刻蝕去除偽柵，在層間介質層內(nèi)形成凹槽；在刻蝕過程中刻蝕氣體會對掩膜層造成一定程度的刻蝕，刻蝕氣體與掩膜層材料發(fā)生反應形成聚合物，部分聚合物被帶出刻蝕腔室，而部分聚合物落在偽柵表面；而由于在刻蝕去除偽柵過程中，層間介質層內(nèi)會形成深度越來越深的凹槽，刻蝕氣體撞擊凹槽側壁表面后具有向凹槽中間區(qū)域運動的動量，因此與凹槽邊緣區(qū)域相比，凹槽中間區(qū)域的刻蝕速率相對較高；因此當位于凹槽中間區(qū)域的聚合物被刻蝕去除時，位于凹槽邊緣區(qū)域的聚合物仍未被完全刻蝕去除；隨著刻蝕時間的推移，當凹槽中間區(qū)域的偽柵被完全刻蝕去除時，凹槽邊緣區(qū)域形成了根部缺陷，所述根部缺陷為剩余偽柵以及覆蓋于剩余偽柵表面的聚合物層。采用干法刻蝕工藝刻蝕去除所述根部缺陷，使得凹槽側壁完全垂直于襯底表面，使得后續(xù)在凹槽內(nèi)形成的柵極的形貌良好，從而提高晶體管的電學性能。
[0028]進一步，所述干法刻蝕工藝的刻蝕氣體包括H2, H2對根部缺陷具有較高的刻蝕速率，而對位于凹槽底部的襯底或柵介質層的刻蝕速率小，在刻蝕去除根部缺陷的同時，避免對凹槽底部的襯底或柵介質層造成不必要的刻蝕。
[0029]進一步，所述干法刻蝕工藝的刻蝕氣體還包括Ar，所述Ar用于降低刻蝕工藝中的等離子體的電子溫度，降低等離子體對凹槽底部的襯底或柵介質層造成的轟擊損傷，使得凹槽底部的襯底或柵介質層保持較高的性能，進一步提高晶體管的電學性能。
[0030]進一步，所述干法刻蝕工藝為同步脈沖刻蝕工藝，同步脈沖刻蝕工藝提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均為脈沖模式；采用同步脈沖刻蝕工藝時，干法刻蝕工藝對掩膜層與根部缺陷的刻蝕選擇比較高，避免干法刻蝕工藝對掩膜層造成不必要的刻蝕；并且，同步脈沖刻蝕工藝刻蝕去除根部缺陷時，干法刻蝕工藝對位于凹槽底部的襯底或柵介質層的刻蝕損傷更小，更有利于提高晶體管的電學性能。
[0031]進一步，所述第二源功率的高電平功率為1000瓦至2500瓦，第二源功率的低電平功率為500瓦至1500瓦，第二源功率的占空比為10%至80%;第二偏置功率的高電平功率為250瓦至500瓦，第二偏置功率的低電平功率為O瓦至200瓦，第二偏置功率的占空比為
10%至80 %，使得同步脈沖刻蝕工藝對根部缺陷的刻蝕速率較高，且對位于凹槽底部的襯底或柵介質層的刻蝕速率很低，在刻蝕去除根部缺陷的同時，避免對位于凹槽底部的襯底或柵介質層造成損傷。
[0032]更進一步，在去除根部缺陷后，對凹槽底部進行氧空位去除處理，以減少位于凹槽底部的襯底或柵介質層內(nèi)的氧空位缺陷，從而降低晶體管的閾值電壓，進一步優(yōu)化晶體管的電學性能。
【附圖說明】
[0033]圖1至圖2為一實施例提供的晶體管形成過程的剖面結構示意圖；
[0034]圖3至圖12、圖14為本發(fā)明另一實施例提供的晶體管形成過程的剖面結構示意圖；
[0035]圖13為第二源功率和第二偏置功率隨時間變化示意圖。
【具體實施方式】
[0036]由【背景技術】可知，現(xiàn)有技術形成的晶體管的性能有待提高。
[0037]針對晶體管的形成方法進行研究，在一個實施例中，以待形成的晶體管為CMOS晶體管為例，晶體管的形成方法包括以下步驟:
[0038]如圖1所示，提供襯底100，所述襯底100包括第一區(qū)域10和第二區(qū)域20，第一區(qū)域10襯底100表面形成有第一偽柵結構，所述第一偽柵結構包括:第一柵介質層111以及位于第一柵介質層111表面的第一偽柵112,所述第二區(qū)域20襯底100表面形成有第二偽柵結構，所述第二偽柵結構包括:第二柵介質層121以及位于第二柵介質層121表面的第二偽柵122 ;在所述襯底100表面、第一偽柵結構側壁表面以及第二偽柵結構側壁表面形成層間介質層101，且所述層間介質層101頂部與第一偽柵結構頂部、第二偽柵結構頂部齊平。
[0039]請繼續(xù)參考圖1，在所述第一偽柵結構頂部表面以及第一區(qū)域10的層間介質層101表面形成光刻膠層102。
[0040]所述光刻膠層102作為后續(xù)刻蝕去除第二偽柵122的掩膜。
[0041]請參考圖2，以所述光刻膠層102為掩膜，刻蝕去除第二偽柵122 (請