構(gòu)示意圖；
[0055] 圖5本發(fā)明實(shí)施例提供的多晶硅線的斷面?zhèn)缺谑疽鈭D；
[0056] 圖6為形成本發(fā)明實(shí)施例提供的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)方法流程圖；
[0057] 圖7測(cè)量本發(fā)明實(shí)施例提供的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)的方法流程圖；
[0058] 圖8為本發(fā)明實(shí)施例提供的范德堡測(cè)試結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0059] 為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn) 一步地詳細(xì)描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部份實(shí)施例，而不是全部的實(shí)施 例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的 所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0060] 圖1至圖4分別示出了幾種本發(fā)明實(shí)施例提供的半導(dǎo)體器件中的關(guān)鍵尺寸測(cè)試結(jié) 構(gòu)，下面結(jié)合圖1至圖4對(duì)本發(fā)明實(shí)施例提供的半導(dǎo)體器件中的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)進(jìn)行詳 細(xì)描述。
[0061] 如圖1所示，所述關(guān)鍵尺寸測(cè)試結(jié)構(gòu)包括：
[0062] 第一多晶硅線1、與第一多晶硅線1垂直交疊的第二多晶硅線2,以及一條與第二 多晶硅線2平行且與第一多晶硅線1電連接的第三多晶硅線3,第一至第三多晶硅線的寬度 與半導(dǎo)體器件的關(guān)鍵尺寸相同。如圖1所示，第一多晶硅線1、第二多晶硅線2和第三多晶 硅線3的寬度為W，W即為該半導(dǎo)體器件的關(guān)鍵尺寸。
[0063] 第一多晶硅線1和第二多晶硅線2的兩端分別設(shè)置有測(cè)試墊4、測(cè)試墊5、測(cè)試墊6 以及測(cè)試墊7,第三多晶硅線3未與第一多晶硅線1電連接的一端設(shè)置有測(cè)試墊8,所設(shè)置 的測(cè)試墊4、測(cè)試墊5、測(cè)試墊6、測(cè)試墊7以及測(cè)試墊8與所在的多晶硅線電連接且暴露于 半導(dǎo)體器件外部。
[0064] 其中，第一多晶硅線1可以為直線。第三多晶硅線3與第一多晶硅線1的電連接 部分到第一多晶硅線1上的測(cè)試墊5之間的距離為L。
[0065] 在圖1中，第三多晶硅線3位于第一多晶硅線1的下方，在具體實(shí)施中，第三多晶 石圭線3也可以位于第一多晶娃線1的上方。
[0066] 為了便于測(cè)試半導(dǎo)體器件中的關(guān)鍵尺寸，第三多晶硅線可以包括兩條。如圖3所 不，兩條第二多晶5圭線位于第一多晶5圭線1的同側(cè)，這兩條第二多晶娃線分別為：第二多晶 硅線3和第三多晶硅線9。其中，第三多晶硅線9未與第一多晶硅線1電連接的一端設(shè)置有 測(cè)試墊10。如圖4所示，這兩條第三多晶硅線位于第一多晶硅線1的異側(cè)。其中，這兩條第 三多晶硅線之間的距離為L，且這兩條第三多晶硅線的寬度為該半導(dǎo)體器件的關(guān)鍵尺寸W。 [0067] 如圖2所示，在圖1所示的半導(dǎo)體器件中的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)的基礎(chǔ)上，第一多晶 硅線1也可以為L形狀的折線，夾角90°。參見圖2,第一多晶硅線21為L形狀的折線時(shí)， 關(guān)鍵尺寸測(cè)試結(jié)構(gòu)包括：
[0068] 第一多晶硅線21、與第一多晶硅線21垂直交疊的第二多晶硅線22,以及一條與第 二多晶硅線22平行且與第一多晶硅線21電連接的第三多晶硅線23,第一至第三多晶硅線 的寬度與半導(dǎo)體器件的關(guān)鍵尺寸相同。如圖2所示，第一多晶硅線21、第二多晶硅線22和 第三多晶硅線23的寬度為W，W即為該半導(dǎo)體器件的關(guān)鍵尺寸。
[0069] 其中，第一多晶硅線21和第二多晶硅線22的兩端分別設(shè)置有測(cè)試墊24、測(cè)試墊 25、測(cè)試墊26以及測(cè)試墊27,第三多晶硅線23未與第一多晶硅線21電連接的一端設(shè)置有 測(cè)試墊28,所設(shè)置的測(cè)試墊24、測(cè)試墊25、測(cè)試墊26、測(cè)試墊27以及測(cè)試墊28與所在的多 晶硅線電連接且暴露于半導(dǎo)體器件外部。
[0070] 上述實(shí)施例中的測(cè)試墊均包括引線孔層、金屬層和保護(hù)層。
[0071] 為了減少制造工藝的復(fù)雜度，上述第一至第三多晶硅線的斷面?zhèn)缺诳梢允嵌钢?的，也可以是非陡直的，例如，多晶硅線的斷面?zhèn)缺诳梢猿示匦危固菪?，正梯形。多晶硅線 的斷面?zhèn)缺诘氖疽鈭D，可以參見圖5。
[0072] 本發(fā)明實(shí)施例提供的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)，形成于半導(dǎo)體器件中，是為了提供測(cè)量 半導(dǎo)體器件中關(guān)鍵尺寸時(shí)所用，尤其便于在離線測(cè)量半導(dǎo)體器件的關(guān)鍵尺寸時(shí)所用。其中， 所述關(guān)鍵尺寸測(cè)試結(jié)構(gòu)中的第一多晶硅線可以為直線，也可以為L形狀的折線，這樣設(shè)計(jì) 的好處不僅便于提供測(cè)試所用，而且也提高了制作的工藝的靈活度。
[0073] 如圖6所示，形成上述實(shí)施例中的半導(dǎo)體器件中的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)的過程，可 以包括步驟：
[0074] S601、對(duì)硅片進(jìn)行氧化處理，形成一定厚道的氧化層，然后進(jìn)行N阱光刻，腐蝕，注 入摻雜，推進(jìn)等工藝，形成具有一定深度的N阱；
[0075] S602、在通過氮化硅淀積，有源區(qū)光刻，刻蝕，去膠，場(chǎng)氧化，形成半導(dǎo)體器件的摻 雜區(qū)及場(chǎng)氧隔離；
[0076] S603、基于半導(dǎo)體器件中的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)，進(jìn)行多晶硅的淀積，光刻，刻蝕完 成多晶硅線條的制作，從而在形成半導(dǎo)體器件的過程中，在該半導(dǎo)體器件中形成上述關(guān)鍵 尺寸測(cè)試結(jié)構(gòu)。
[0077] 進(jìn)一步地，在完成半導(dǎo)體器件中的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)以后，如果繼續(xù)通過摻雜形 成N型的慘雜區(qū)，將形成N型的慘雜區(qū)作為NM0S(N Channel Mental Oxide Semiconductor, N型金屬氧化物半導(dǎo)體）的源漏區(qū)；或者，繼續(xù)通過摻雜形成P型的摻雜區(qū)，將形成P型的 慘雜區(qū)作為 PMOS (Positive Channel Mental Oxide Semiconductor，P 型金屬氧化物半導(dǎo) 體）的源漏區(qū)，然后再經(jīng)過光刻，注入，退火，ILD(Inter-level Dielectric,層間介質(zhì)）等 工藝，從而可以將半導(dǎo)體變成導(dǎo)體。
[0078] 如前所述，本實(shí)施例中的測(cè)試墊可以包括引線孔層、金屬層和保護(hù)層。測(cè)試墊通 過引線孔與所在的多晶硅線電連接。制作測(cè)試墊時(shí)，通常是先做引線孔層，目的是使得測(cè) 試墊通過引線孔層能夠與所在的多晶硅線電連接，引線孔層的形成工藝包括：孔光刻、孔刻 蝕、孔注入；然后在引線孔層的上面淀積一層金屬，通過金屬淀積、金屬光刻、金屬刻蝕形成 測(cè)試墊的金屬層；最后一層是保護(hù)層，將測(cè)試墊中不是用于與所在的多晶硅線電連接的部 分進(jìn)行保護(hù)，僅僅漏出測(cè)試墊中與多晶硅線電連接的部分，其工藝包括：護(hù)層淀積、光刻、刻 蝕。最后一道工藝是合金，將金屬與有源區(qū)及所在的多晶硅線條能后與探針進(jìn)行接觸，例 如，與電流表的探針，電壓表的探針進(jìn)行接觸。
[0079] 通過以上描述可以看出，本發(fā)明實(shí)施例提供的半導(dǎo)體器件中形成有供測(cè)試關(guān)鍵尺 寸所用的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)，只需要通過在多晶硅的測(cè)試墊上施加電流，測(cè)量相應(yīng)的多晶 硅線之間的電壓，就可以精確的計(jì)算出半導(dǎo)體器件中的關(guān)鍵尺寸，從而使得在離線測(cè)量半 導(dǎo)體器件的關(guān)鍵尺寸時(shí)，比較容易實(shí)現(xiàn)。同時(shí)，對(duì)半導(dǎo)體工藝中的線寬側(cè)壁不是很陡直的多 晶硅寬度，也能給出一個(gè)較合理的尺寸。另外，也不需要對(duì)半導(dǎo)體器件進(jìn)行小型化處理，能 夠保持??圭片的完整。
[0080] 基于上述關(guān)鍵尺寸測(cè)試結(jié)構(gòu)，本發(fā)明實(shí)施例還提供了測(cè)量半導(dǎo)體器件的關(guān)鍵尺寸 的方法，該方法可用于測(cè)量上述實(shí)施例中半導(dǎo)體器件的關(guān)鍵尺寸。
[0081] 基于圖1所示的關(guān)鍵尺寸測(cè)試結(jié)構(gòu)，圖7示出了關(guān)鍵尺寸測(cè)試流程，如圖7所示， 該流程可包括 ：
[0082] S701、在第一多晶硅線1和第二多晶硅線2的一端的測(cè)試墊4和測(cè)試墊6上分別 施加第一電流，檢測(cè)第二多晶硅線2另一端的測(cè)試墊7與第三多晶硅線3的測(cè)試墊8或第 一多晶娃線1的另一端的測(cè)試墊5之間產(chǎn)生的第一電壓，根據(jù)所述第一電流和所述第一電 壓計(jì)算出所述第一多晶硅線與所述第二多晶硅線之間交疊部分的方塊電阻。
[0083] S702、檢測(cè)第三多晶硅線3的測(cè)試墊8與位于所述第二多晶硅線2同側(cè)的第一多 晶硅線的測(cè)試墊5之間產(chǎn)生的第二電壓。
[0084] S703、根據(jù)所述方塊電阻、所述第一電流、所述第二電壓以及所述第三多晶硅線3 與所述第一多晶硅線1電連接部分與位于所述第二多晶硅線同側(cè)的所述第一多晶硅線的 端部之間的距離，計(jì)算出所述多晶硅線的寬度。由于多晶硅線的寬度與半導(dǎo)體器件的關(guān)鍵 尺寸相同，從而通過本發(fā)明實(shí)施例提供的方法可以得到半導(dǎo)體器件的關(guān)鍵尺寸。
[0085] 上述步驟S702中，可以根據(jù)公式Rs = 計(jì)算得到所述方塊電 阻，方塊電阻也就是薄層電阻，表示一個(gè)正方形內(nèi)的電阻大小。其中：n/ln(2)為常數(shù) 為所述第一電流的值A(chǔ)為所述第一電壓的值。
[0086] 上述步驟S703中，可以根據(jù)公式W =計(jì)算得到所述多晶硅線的寬度 W，其中：Rs為所述方塊電阻的阻值；L為所述第三多晶硅線3與所述第一多晶硅線1電連接 部分與位于所述第二多晶硅線2同側(cè)的所述第一多晶硅線1的端部之間的距離；L為所述 第一電流的值；V 2為所述第二電壓的值。
[0087] 進(jìn)一步地，上述步驟S702中，還可以采用范德堡的測(cè)試結(jié)構(gòu)計(jì)算方塊電阻Rs的阻 值。范德堡的測(cè)試結(jié)構(gòu)，如圖8所示。當(dāng)采用范德堡的測(cè)試結(jié)構(gòu)計(jì)算方塊電阻Rs的阻值時(shí)， 可以在測(cè)試墊00和測(cè)試墊03上施加電流，用電壓表檢測(cè)測(cè)試墊01和測(cè)試墊02之間的電 壓，然后計(jì)算出方塊電阻Rs。
[0088] 上述公式W = Rs*