平面雙面電極模擬光電探測(cè)器芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片技術(shù)領(lǐng)域，具體而言，涉及一種平面雙面電極模擬光電探測(cè)器芯片。
【背景技術(shù)】
[0002]目前，光電探測(cè)器芯片分為數(shù)字光電探測(cè)器芯片、模擬光電探測(cè)器芯片和雪崩光電探測(cè)器芯片三大類。其中，模擬光電探測(cè)器芯片主要應(yīng)用于光纖CATV(C0mmunityAntenna Televis1n，廣電有線電視網(wǎng)絡(luò))接收系統(tǒng)、摻鉺光纖放大器(EDFA，Erbium DopedFiber Amplifier)系統(tǒng)，以及光纖FTTP(Fiber To The Premise，光纖到用戶所在地)接收系統(tǒng)。
[0003]為實(shí)現(xiàn)模擬光電探測(cè)器芯片的低失真，需要模擬光電探測(cè)器芯片在盡量低的反向偏置電壓下實(shí)現(xiàn)全耗盡，以保證模擬光電探測(cè)器芯片的電容不會(huì)隨著反向偏置電壓的增加而變化，傳統(tǒng)的做法是采用臺(tái)面結(jié)構(gòu)來(lái)實(shí)現(xiàn)模擬光電探測(cè)器芯片的全耗盡。然而，具有臺(tái)面結(jié)構(gòu)的模擬光電探測(cè)器芯片必然面臨如下問(wèn)題:1、表面鈍化難，暗電流大;2、ESD(Electro-Static discharge，靜電釋放)閾值低;3、可靠性差;4、制作工藝難度大;5、成品率低;6、制作成本高。
[0004]因此，如何降低模擬光電探測(cè)器芯片的失真，同時(shí)提高模擬光電探測(cè)器芯片的帶寬、成品率和可靠性成為目前亟待解決的問(wèn)題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明正是基于上述問(wèn)題，提出了一種新的技術(shù)方案，可以有效地降低模擬光電探測(cè)器芯片的失真，同時(shí)提高了模擬光電探測(cè)器芯片的帶寬、成品率和可靠性。
[0006]有鑒于此，本發(fā)明的第一方面提出了一種平面雙面電極模擬光電探測(cè)器芯片，包括:正負(fù)極焊盤(pán);外延片，設(shè)置在所述正負(fù)極焊盤(pán)上，所述外延片包括:S半絕緣型InP半導(dǎo)體襯底、在所述S半絕緣型InP半導(dǎo)體襯底上依序生成的緩沖層、吸收層、過(guò)渡層、頂層，以及在所述吸收層、所述過(guò)渡層與所述頂層中形成摻雜光敏區(qū)和在所述過(guò)渡層與所述頂層中形成限制溝;鈍化膜層，形成在所述頂層、所述摻雜光敏區(qū)和所述限制溝上;增透過(guò)渡薄膜層，形成在所述鈍化膜層上;η型電極金屬層，形成在所述外延片的背面;P型電極金屬層，形成在所述增透過(guò)渡薄膜層與所述摻雜光敏區(qū)的部分表面上。
[0007]在該技術(shù)方案中，通過(guò)采用S(即元素:硫)半絕緣型InP(磷化銦)半導(dǎo)體襯底作為外延片的襯底，可以有效地降低平面雙面電極模擬光電探測(cè)器芯片的工作電壓。另外，通過(guò)在過(guò)渡層和頂層中設(shè)置限制溝，可以降低平面雙面電極模擬光電探測(cè)器芯片中高頻模擬信號(hào)的二階和三階組合失真，同時(shí)，在外延片的正面和背面分別形成正負(fù)電極(即P型電極金屬層和η型電極金屬層)，可以有效地降低平面雙面電極模擬光電探測(cè)器芯片的分布參數(shù)，從而提高了平面雙面電極模擬光電探測(cè)器芯片的帶寬。
[0008]另外，由于平面雙面電極模擬光電探測(cè)器芯片的雙面電極結(jié)構(gòu)(即在外延片的正面形成有P型電極金屬層，在外延片的背面形成有η型電極金屬層)，使得該平面雙面電極模擬光電探測(cè)器芯片相較于相關(guān)技術(shù)中的平面共面電極模擬光電探測(cè)器芯片的結(jié)構(gòu)更加簡(jiǎn)單、成品率更高、暗電流更小以及制作成本更低。
[0009]在上述技術(shù)方案中，優(yōu)選地，所述緩沖層為η型InP緩沖層以及所述過(guò)渡層為η型InP過(guò)渡層。
[0010]在該技術(shù)方案中，通過(guò)采用η型InP緩沖層以及η型InP過(guò)渡層，可以使得外延片具有較高的載流子迀移率，從而有效地提高平面雙面電極模擬光電探測(cè)器芯片的導(dǎo)電率。
[0011]在上述任一技術(shù)方案中，優(yōu)選地，所述吸收層為i型InGaAs吸收層。
[0012]在該技術(shù)方案中，通過(guò)采用i型InGaAs(即元素:銦、鎵、砷)吸收層作為平面雙面電極模擬光電探測(cè)器芯片的吸收層，可提升吸收層的均勻性，從而進(jìn)一步地提升平面雙面電極模擬光電探測(cè)器芯片的性能。
[0013]在上述任一技術(shù)方案中，優(yōu)選地，所述頂層為η型至少三元以上的m-V族頂層。
[0014]在該技術(shù)方案中，由于三元以上的m-v族元素具有較好的載流子迀移率，且光吸收系數(shù)較大，光電特效較好，因此，可以采用η型至少三元以上的m-v族頂層作為外延片的頂層，以提升平面雙面電極模擬光電探測(cè)器芯片的響應(yīng)度。
[0015]在上述任一技術(shù)方案中，優(yōu)選地，所述η型至少三元以上的m-V族頂層為η型InGaAs頂層或η型InGaAsP頂層。
[0016]在該技術(shù)方案中，η型至少三元以上的H1-V族頂層為η型InGaAs或η型InGaAsP(即元素:銦、鎵、砷、磷)頂層，可以使得平面雙面電極模擬光電探測(cè)器芯片具有較高的載流子迀移率和抗輻照特性。
[0017]在上述任一技術(shù)方案中，優(yōu)選地，所述限制溝的寬度大于ΙΟμπι且小于35μπι;所述限制溝的內(nèi)邊界與所述摻雜光敏區(qū)的邊界的距離大于3μπι且小于15μπι。
[0018]在該技術(shù)方案中，通過(guò)進(jìn)一步地限定限制溝的寬度以及限制溝的內(nèi)邊界與摻雜光敏區(qū)的邊界的距離，可以使得平面雙面電極模擬光電探測(cè)器芯片的結(jié)構(gòu)更加精準(zhǔn)。
[0019]在上述任一技術(shù)方案中，優(yōu)選地，所述摻雜光敏區(qū)與所述限制溝為Zn摻雜或者Ge摻雜。
[0020]在該技術(shù)方案中，摻雜光敏區(qū)和限制溝均為Zn(即元素:鋅)摻雜或者Ge(即元素:鍺)摻雜，另外，可以通過(guò)開(kāi)管、閉管或者M(jìn)OCVD(Metal_organic Chemical VaporDeposit1n，金屬有機(jī)化合物化學(xué)氣相沉淀)擴(kuò)散來(lái)獲取摻雜光敏區(qū)和限制溝。
[0021]在上述任一技術(shù)方案中，優(yōu)選地，采用等離子體增強(qiáng)化學(xué)氣相沉積法在所述頂層、所述摻雜光敏區(qū)和所述限制溝上形成所述鈍化膜層。
[0022]在該技術(shù)方案中，通過(guò)采用等離子體增強(qiáng)化學(xué)氣相沉積法(PECVD，PlasmaEnhanced Chemical Vapor Deposit1n)在頂層、摻雜光敏區(qū)和限制溝上形成鈍化膜層，不僅可以提升形成鈍化膜層的速率，還可以使得鈍化膜層的針孔較少，不易龜裂。
[0023]在上述任一技術(shù)方案中，優(yōu)選地，采用真空鍍膜法、電子束法或?yàn)R射法在所述增透過(guò)渡薄膜層與所述摻雜光敏區(qū)的部分表面上形成所述P型電極金屬層。
[0024]在該技術(shù)方案中，可以采用不同的方法來(lái)形成P型電極金屬層，其中，通過(guò)采用濺射法在增透過(guò)渡薄膜層與摻雜光敏區(qū)的部分表面上形成P型電極金屬層，具有溫度低、速率尚等優(yōu)點(diǎn)。
[0025]在上述任一技術(shù)方案中，優(yōu)選地，采用選擇性干法刻蝕法、光刻或腐蝕法在所述過(guò)渡層與所述頂層中形成所述限制溝。
[0026]在該技術(shù)方案中，由于選擇性干法刻蝕法、光刻或腐蝕法具有刻蝕速率高、各向異性好等優(yōu)點(diǎn)，因此，可以通過(guò)采用選擇性干法刻蝕法、光刻，或者腐蝕法在過(guò)渡層與頂層中形成限制溝。
[0027]通過(guò)本發(fā)明的技術(shù)方案，可以有效地降低模擬光電探測(cè)器芯片的失真，同時(shí)提高了模擬光電探測(cè)器芯片的帶寬、成品率和可靠性。
【附圖說(shuō)明】
[0028]圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的平面雙面電極模擬光電探測(cè)器芯片的俯視圖；
[0029]圖2是圖1在A-A方向的剖視圖；
[0030]圖3示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的摻雜光敏區(qū)與限制溝的俯視圖。
[0031]其中，圖1、圖2和圖3中附圖的標(biāo)記與部件名稱之間的對(duì)應(yīng)關(guān)系為:
[0032]I正負(fù)極焊盤(pán)，2外延片，3η型電極金屬層，4S半絕緣型InP半導(dǎo)體襯底，5緩沖層，6吸收層，7過(guò)渡層，8頂層，9鈍化膜層，10增透過(guò)渡薄膜層，IlP型電極金屬層，12摻雜光敏區(qū)，13限制溝。
【具體實(shí)施方式】
[0033]為了可以更清楚地理解本發(fā)明的上述目的、特征和優(yōu)點(diǎn)，下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明進(jìn)行進(jìn)一步的詳細(xì)描述。需要說(shuō)明的是，在不沖突的情況下，本申請(qǐng)的實(shí)施例及實(shí)施例中的特征可以相互組合。
[0034]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是，本發(fā)明還可以采用其他不同于在此描述的其他方式來(lái)實(shí)施，因此，本發(fā)明的保護(hù)范圍并不受下面公開(kāi)的具體實(shí)施例的限制。
[0035]如圖1和圖2所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的平面雙面電極模擬光電探測(cè)器芯片，包括:正負(fù)極焊盤(pán)I;外延片2，設(shè)置在所述正負(fù)極焊盤(pán)I上，所述外延片2包括:S半絕緣型InP半導(dǎo)體襯底4、在所述S半絕緣型InP半導(dǎo)體襯底4上依序生成的緩沖層5、吸收層6、過(guò)渡層7、頂層8，以及在所述吸收層6、所述過(guò)渡層7與所述頂層8中形成摻雜光敏區(qū)12和在所述過(guò)渡層7與所述頂層8中形成限制溝13;鈍化膜層9，形成在所述頂層8、所述摻雜光敏區(qū)12和所述限制溝13上;增透過(guò)渡薄膜層10，形成在所述鈍化膜層9上;η型電極金屬層3，形成在所述外延片2的背面;P型電極金屬層11，形成在所述增透過(guò)渡薄膜層10與所述摻雜光敏區(qū)12的部分表面上。
[0036]在該技術(shù)方案中，通過(guò)采用S(即元素:硫)半絕緣型InP(磷化銦)半導(dǎo)體襯底4作為外延片的襯底，可以有效地降低平面雙面電極模擬光電探測(cè)器芯片的工作電壓。另外，通過(guò)在過(guò)渡層7和頂層8中設(shè)置限制溝13，可以降低平面雙面電極模擬光電探