用于嵌入式動態(tài)隨機(jī)存取存儲器(eDRAM)的低泄漏非平面存取晶體管的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例處于半導(dǎo)體器件和半導(dǎo)體加工領(lǐng)域，并且具體而言，處于用于嵌入式動態(tài)隨機(jī)存取存儲器(eDRAM)的低泄漏非平面存取晶體管和制造用于eDRAM的低泄漏非平面存取晶體管的方法。
【背景技術(shù)】
[0002]對于過去的幾十年而言，集成電路中縮放的特征已經(jīng)成為了不斷增長的半導(dǎo)體產(chǎn)業(yè)的推動力?？s放至越來越小的特征實(shí)現(xiàn)了半導(dǎo)體芯片的有限基板面(real estate)上的功能單元的密度增大。例如，縮小晶體管的尺寸允許在芯片上并入的存儲器或邏輯器件的數(shù)量增大，從而向產(chǎn)品的制造提供增大的容量。然而，對不斷增大的容量的驅(qū)動并非不存在問題。優(yōu)化每個器件的性能的必要性變得越來越重要。
[0003]在集成電路器件的制作中，隨著器件尺寸的持續(xù)縮小，諸如鰭式場效應(yīng)晶體管(fin-FET)的多柵極晶體管變得越來越占據(jù)主導(dǎo)地位。在常規(guī)工藝中，通常在體硅襯底或絕緣體上硅的襯底上制造fin-FET。在一些實(shí)例中，由于體硅襯底的成本較低并且與現(xiàn)有的高產(chǎn)量體硅襯底基礎(chǔ)結(jié)構(gòu)兼容，所以體硅襯底是優(yōu)選的。
[0004]然而，多柵極晶體管的縮放并非沒有后果。隨著這些微電子電路的基本構(gòu)造塊的尺寸的減小以及在給定區(qū)域中制造的基本構(gòu)造塊的絕對數(shù)量的增大，對用于制造這些構(gòu)造塊的半導(dǎo)體工藝的限制已變得勢不可擋。
【附圖說明】
[0005]圖1A示出了現(xiàn)有技術(shù)的非平面存取晶體管的平面圖和對應(yīng)的截面圖。
[0006]圖1B示出了另一個現(xiàn)有技術(shù)的非平面存取晶體管的平面圖和對應(yīng)的截面圖。
[0007]圖2A示出了根據(jù)本發(fā)明的實(shí)施例的低泄漏非平面存取晶體管的平面圖和對應(yīng)的截面圖。
[0008]圖2B示出了根據(jù)本發(fā)明的實(shí)施例的圖2A的低泄漏非平面存取晶體管的一部分的傾斜視圖。
[0009]圖3A-3D示出了根據(jù)本發(fā)明的實(shí)施例的制造低泄漏非平面存取晶體管的方法中的各種操作的截面圖，其中:
[0010]圖3A示出了用于半導(dǎo)體器件制造的初始結(jié)構(gòu)；
[0011]圖3B示出了在去除虛設(shè)柵極電極以形成溝槽之后的圖3A的結(jié)構(gòu)；
[0012]圖3C示出了在氧化工藝之后的圖3B的結(jié)構(gòu)；
[0013]圖3D示出了在圖3C的厚的柵極電介質(zhì)層上形成金屬柵極電極之后的圖3C的結(jié)構(gòu)。
[0014]圖4A示出了根據(jù)本發(fā)明的實(shí)施例的非平面半導(dǎo)體器件的截面圖。
[0015]圖4B示出了根據(jù)本發(fā)明的實(shí)施例的沿圖4A的半導(dǎo)體器件的a-a’軸截取的平面圖。
[0016]圖5示出了根據(jù)本發(fā)明的實(shí)施例的在容納第四層金屬布線的單個電介質(zhì)層中形成的低泄漏非平面存取晶體管和對應(yīng)的電容器的截面圖。
[0017]圖6示出了根據(jù)本發(fā)明的實(shí)施例的在容納第三層和第四層金屬布線的兩個電介質(zhì)層中形成的低泄漏非平面存取晶體管和對應(yīng)的電容器的截面圖。
[0018]圖7示出了根據(jù)本發(fā)明的一種實(shí)施方式的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0019]描述了用于嵌入式動態(tài)隨機(jī)存取存儲器(eDRAM)的低泄漏非平面存取晶體管和制造用于eDRAM的低泄漏非平面存取晶體管的方法。在以下描述中，闡述了大量具體細(xì)節(jié)，例如具體的集成和材料機(jī)制，從而提供對本發(fā)明的實(shí)施例的透徹理解。對于本領(lǐng)域技術(shù)人員顯而易見的是，可以在不具有這些具體細(xì)節(jié)的情況下實(shí)踐本發(fā)明的實(shí)施例。在其它實(shí)例中，并未詳細(xì)描述諸如集成電路設(shè)計(jì)布局等公知的特征，以免不必要地使本發(fā)明的實(shí)施例難以理解。此外，應(yīng)當(dāng)理解的是，附圖中所示的各種實(shí)施例是說明性的表示并且不一定是按比例繪制的。
[0020]本文中所描述的一個或多個實(shí)施例涉及用于制造鰭狀物寬度存在差異的極低泄漏的三柵極eDRAM存取晶體管的方法。實(shí)施例可以包括fin-FET器件、減少柵極所引起的漏極泄漏、減少結(jié)泄漏、低泄漏、低功率、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)、選擇性氧化方法、片上系統(tǒng)產(chǎn)品、以及三柵極技術(shù)中的一種或多種。本文中所描述的晶體管可能對eDRAM技術(shù)有用，但是在應(yīng)用中不需要受到這樣的限制。
[0021]為了提供背景，本文中所描述的一個或多個實(shí)施例解決了柵極所引起的漏極泄漏(GIDL)電流的問題，所述漏極泄漏電流是現(xiàn)有技術(shù)的存儲器單元中的主要泄漏路徑的其中之一。一個或多個實(shí)施例涉及對fin-FET器件的使用，因?yàn)閒in-FET器件由于具有良好的溝道可控性而適于解決GIDL問題。GIDL是由柵極與漏極之間的高電場引起的，并且其在fin-FET 結(jié)構(gòu)中由于橫向雙極結(jié)效應(yīng)而嚴(yán)重惡化。解決了對 GIDL 電流的緩解的先前的解決方案包括結(jié)分級、共同離子注入優(yōu)化、和氧化物厚度控制。然而，對于具有縮小的柵極尺寸的fin-FET器件而言，由于性能和亞閾值(截止?fàn)顟B(tài))泄漏顯著退化，不能通過這些方法來有效地緩解GIDL泄漏。因此，在實(shí)施例中，在本文中描述了鰭狀物寬度存在差異的晶體管。在一個這種實(shí)施例中，所述器件實(shí)現(xiàn)了對GIDL泄漏的精確控制，并且與標(biāo)準(zhǔn)fin-FET互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝流程完全兼容。
[0022]更具體而言，一個或多個實(shí)施例涉及eDRAM存取晶體管的制造。對于這種晶體管，較厚的柵極電介質(zhì)可能有利于使GIDL電流最小化。然而，較厚的柵極電介質(zhì)還在源極/漏極區(qū)處(例如，在溝道區(qū)之外)產(chǎn)生較窄的鰭狀物尺寸，并且可能因較高的串聯(lián)電阻(Rext)而使性能退化。相反，根據(jù)本發(fā)明的實(shí)施例，使溝道下的鰭狀物寬度產(chǎn)生差異而不影響源極/漏極區(qū)處的鰭狀物寬度。在一個這種實(shí)施例中，利用選擇性氧化工藝實(shí)現(xiàn)鰭狀物寬度差異化。為了減小柵極-漏極場，常規(guī)方法是在柵極電極形成之前引入較厚的柵極電介質(zhì)。這種常規(guī)方法可以用于減小GIDL電流;然而，同時減小了驅(qū)動電流(1n)，因?yàn)橛捎跂艠O電介質(zhì)較厚而使得源極/漏極處的鰭狀物寬度也減小了。結(jié)果可能是導(dǎo)致寄生串聯(lián)電阻(Rext)的不需要的增大。根據(jù)本發(fā)明的實(shí)施例，選擇性氧化工藝用于有效地使溝道下的鰭狀物寬度產(chǎn)生差異，而不影響源極/漏極區(qū)處的鰭狀物寬度。
[0023]為了比較的目的，能夠從結(jié)構(gòu)優(yōu)勢角度理解解決GIDL的常規(guī)方法。在第一示例中，圖1A示出了現(xiàn)有技術(shù)的非平面存取晶體管10A的平面圖和對應(yīng)的截面圖。參考圖1A，器件的平面圖102A突出顯示了鰭狀物11(^的源極區(qū)1044、柵極區(qū)1064和漏極區(qū)108六。如沿柵極區(qū)截取的截面圖(a)所示，鰭狀物IlOA突出到隔離區(qū)112A上方。柵極電極疊置體114A設(shè)置在鰭狀物IlOA的突出部分之上。如沿漏極區(qū)截取的截面圖(b)所示，具有外延區(qū)116A的鰭狀物IlOA突出到隔離區(qū)112A上方，并且可以包括間隔體部分118A。接觸部120A設(shè)置在鰭狀物IlOA的突出部分之上。在該第一示例中，保持相對充分(寬)的鰭狀物寬度。然而，柵極疊置體114A的對應(yīng)柵極電介質(zhì)相對較厚，因?yàn)樾纬蓶艠O電介質(zhì)層所消耗的鰭狀物很少或沒有。因此，器件100A可能不適于針對有效的存取晶體管性能(例如，針對eDRAM單元)的低泄漏。
[0024]在第二示例中，圖1B示出了另一個現(xiàn)有技術(shù)的非平面存取晶體管的平面圖和對應(yīng)的截面圖。參考圖1B，器件的平面圖102B突出顯示了鰭狀物IlOB的源極區(qū)104B、柵極區(qū)106B和漏極區(qū)108B。如沿柵極區(qū)截取的截面圖(a)所示，鰭狀物IlOB突出到隔離區(qū)112B上方。柵極電極疊置體114B設(shè)置在鰭狀物11OB的突出部分之上。柵極電極疊置體114B包括柵極電介質(zhì)，所述柵極電介質(zhì)至少包括鰭狀物IlOB的消耗(氧化)區(qū)115B。如沿漏極區(qū)截取的截面圖(b)所示，具有外延區(qū)116B的鰭狀物IlOB突出到隔離區(qū)112B上方，并且可以包括間隔體部分118B。接觸部120B設(shè)置在鰭狀物I1B的突出部分之上。在該第二示例中，由于鰭狀物I1B的部分的消耗，所以相對窄(薄)的鰭狀物寬度產(chǎn)生了鰭狀物IlOB的柵極區(qū)和源極/漏極區(qū)二者。要理解的是，在那些區(qū)域中的鰭狀物上進(jìn)行外延生長之前去除源極/漏極區(qū)中的鰭狀物IlOB的消耗部分。因此，器件100B可能具有Rext問題并且可能不適于針對有效的存取晶體管性能(例如，針對eDRAM單元)的高性能。
[0025]根據(jù)本發(fā)明的實(shí)施例，在替換柵極工藝期間(例如，在鰭狀物的位于柵極之下的部分被暴露的這段時間)，在去除多晶硅柵極或其它虛設(shè)柵極之后執(zhí)行選擇性氧化。如此，可以在不影響柵極結(jié)構(gòu)之外的鰭狀物區(qū)域的情況下制造厚的柵極電介質(zhì)。作為示例，與結(jié)合圖1A和IB所描述的布置相比，圖2A示出了根據(jù)本發(fā)明的實(shí)施例的低泄漏非平面存取晶體管200的平面圖和對應(yīng)的截面圖；并且圖2B示出了根據(jù)本發(fā)明的實(shí)施例的圖2A的低泄漏非平面存取晶體管200的一部分的傾斜視圖。
[0026]參考圖2A和2B，器件200的平面圖202和傾斜視圖203突出顯示了鰭狀物210的源極區(qū)204、柵極區(qū)206和漏極區(qū)208。如沿柵極區(qū)截取的截面圖(a)所示，鰭狀物210突出到隔離區(qū)212上方。柵極電極疊置體214設(shè)置在鰭狀物210的突出部分之上。柵極電極疊置體214包括柵極電介質(zhì)，所述柵極電介質(zhì)至少包括鰭狀物210的消耗(氧化)區(qū)215。如沿漏極區(qū)截取的截面圖(b)所示，具有外延區(qū)216的鰭狀物210突出到隔離區(qū)212上方，并且可以包括間隔體部