一種基于絕緣體島上硅襯底的cmos器件結(jié)構(gòu)及制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體制造領(lǐng)域，特別是涉及一種基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法。
【背景技術(shù)】
[0002]S0I(Silicon-0n-1nsulator，絕緣襯底上的娃)技術(shù)是在頂層娃和背襯底之間引入了一層埋氧化層。通過(guò)在絕緣體上形成半導(dǎo)體薄膜，SOI材料具有了體硅所無(wú)法比擬的優(yōu)點(diǎn):可以實(shí)現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng)；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡(jiǎn)單、短溝道效應(yīng)小及特別適用于低壓低功耗電路等優(yōu)勢(shì)，因此，SOI逐漸成為了深亞微米的低壓、低功耗集成電路的主流技術(shù)。
[0003]開(kāi)始采用SOI材料做基板時(shí)，芯片制造商在生產(chǎn)過(guò)程中仍然能夠繼續(xù)使用傳統(tǒng)的制造工藝和設(shè)備。事實(shí)證明，SOI完全能夠滿足主流MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)的性能需求。對(duì)CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)器件的性能改善、漏電流減小以及功耗減少等都會(huì)產(chǎn)生極大的促進(jìn)作用，特別適合于低電壓器件結(jié)構(gòu)等。
[0004]除了CMOS器件，SOI還可用來(lái)制造技術(shù)領(lǐng)先的微電子機(jī)械系統(tǒng)(MEMS)，MEMS可用于傳感器以及微光電技術(shù)電路等。此外，也可以利用SOI增強(qiáng)BiCMOS、功率器件和高壓器件的性能，另外還能夠改善在高溫環(huán)境或者曝光在電離輻射環(huán)境下的集成電路的性能。
[0005]SOI晶圓制造的芯片由數(shù)百萬(wàn)含晶體管的絕緣區(qū)組成，每個(gè)絕緣區(qū)都與其它絕緣區(qū)和其下的體型襯底硅基板互相隔離。這一特點(diǎn)極大地簡(jiǎn)化了電路的設(shè)計(jì):由于晶體管之間是互相隔離的，設(shè)計(jì)師無(wú)需為了實(shí)現(xiàn)反偏結(jié)點(diǎn)的電氣絕緣而設(shè)計(jì)復(fù)雜的電路方案。同時(shí)絕緣層也會(huì)保護(hù)頂層和體硅襯底基板上寄生的活動(dòng)硅層。SOI的這兩個(gè)優(yōu)點(diǎn)，使得設(shè)計(jì)師們能夠研發(fā)出更加緊湊的超大規(guī)模集成電路(VLSI)芯片。
[0006]同時(shí)，集成電路制造商利用SOI還能夠生產(chǎn)出在待機(jī)和操作模式下功耗更低的CMOS電路。由于此結(jié)構(gòu)中絕緣層把活動(dòng)硅膜層與體型襯底硅基板分隔開(kāi)來(lái)，因此大面積的p-n結(jié)將被介電隔離(dielectric isolat1n)取代。源極和漏極(drain reg1ns)向下延伸至氧化埋層(buried oxide BOX)，有效減少了漏電流和結(jié)電容。其結(jié)果必然是大幅度提高了芯片的運(yùn)行速度，拓寬了器件工作的溫度范圍。SOI器件還具有極小的結(jié)面積，因此具有良好的抗軟失效、瞬時(shí)輻照和單粒子(α粒子)翻轉(zhuǎn)能力。
[0007]相對(duì)于體硅材料器件來(lái)說(shuō)，SOI的寄生電容、源漏耦合、抗輻照等相關(guān)性能都有顯著的提高，然而由于一般的SOI器件的有源區(qū)頂層硅與絕緣層接觸，對(duì)器件造成了以下影響:
[0008]第一，源漏與襯底之間存在一定的寄生電容，影響器件速度；
[0009]第二，源漏之間通過(guò)底層BOX耦合，在較小尺寸的器件中易產(chǎn)生短溝道效應(yīng)；
[0010]第三，溝道下方絕緣層中的缺陷會(huì)對(duì)溝道載流子造成散射，影響載流子的迀移率；
[0011]第四，高能粒子入射后，將在BOX絕緣層中激發(fā)電子-空穴對(duì)，影響器件的抗輻照性會(huì)K。
[0012]基于以上所述，提供一種具有較高可靠性的SOI襯底上的CMOS器件結(jié)構(gòu)實(shí)屬必要。

【發(fā)明內(nèi)容】

[0013]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)及制備方法，用于進(jìn)一步提高傳統(tǒng)SOI襯底上制作CMOS器件的可靠性。
[0014]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法，括步驟:步驟I )，制作絕緣體島上娃襯底，所述絕緣體島上娃襯底包括底層硅、絕緣層以及頂層硅，且所述絕緣層對(duì)應(yīng)于制備晶體管溝道的位置具有貫穿所述頂層硅及底層硅之間的凹槽；步驟2)，于所述絕緣體島上硅襯底上制作CMOS器件，且所述CMOS器件的溝道制作于與所述凹槽對(duì)應(yīng)的頂層硅中。
[0015]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法的一種優(yōu)選方案，步驟I)包括:步驟1-1)，提供第一硅襯底，于所述第一硅襯底表面形成絕緣層;步驟1-2)，對(duì)所述第一硅襯底進(jìn)行剝離離子注入，于所述硅襯底中定義剝離界面;步驟1-3)，于所述絕緣層表面形成掩膜層，并于對(duì)應(yīng)于制備晶體管溝道的位置形成刻蝕窗口；步驟1-4)，基于刻蝕窗口刻蝕所述絕緣層，形成直至所述第一硅襯底的凹槽；步驟1-5)，提供第二硅襯底，并鍵合所述第二硅襯底及所述絕緣層;步驟1-6)，進(jìn)行退火工藝使所述第一硅襯底從剝離界面處剝離，與所述絕緣層鍵合的部分作為絕緣體島上硅襯底的硅頂層;步驟1-7 )，進(jìn)行高溫退火，以加強(qiáng)所述第二硅襯底及所述絕緣層的鍵合強(qiáng)度。
[0016]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法的一種優(yōu)選方案，步驟1-1)中，采用熱氧化工藝于所述第一硅襯底表面形成二氧化硅層，作為絕緣層，所述絕緣層的厚度為不小于5nm。
[0017]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法的一種優(yōu)選方案，步驟1-2)中，所述剝離離子為H離子或He離子，所述剝離離子于所述第一硅襯底的注入深度為20?2000nmo
[0018]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法的一種優(yōu)選方案，步驟1-6)中，退火工藝的氣氛為N2氣氛，退火工藝的溫度范圍為400?500°C，以使所述第一硅襯底從剝離界面處剝離。
[0019]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法的一種優(yōu)選方案，步驟1-6)中，還包括對(duì)所述頂層硅表面進(jìn)行CMP拋光的步驟。
[0020 ]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法的一種優(yōu)選方案，步驟2)包括:
[0021]步驟2-1)，于PMOS器件區(qū)域及NMOS器件區(qū)域之間制作隔離結(jié)構(gòu)；
[0022]步驟2-2)，于對(duì)應(yīng)于所述凹槽的頂層硅表面制作柵極結(jié)構(gòu)；
[0023]步驟2-3)，于PMOS器件區(qū)域的溝道兩側(cè)的頂層硅制作P型源區(qū)及P型漏區(qū)，于NMOS器件區(qū)域的溝道兩側(cè)的頂層硅制作N型源區(qū)及N型漏區(qū)。
[0024]本發(fā)明還提供一種基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)，包括:絕緣體島上硅襯底，所述絕緣體島上硅襯底包括底層硅、絕緣層以及頂層硅，且所述絕緣層對(duì)應(yīng)于制備晶體管溝道的位置具有貫穿所述頂層硅及底層硅之間的凹槽;CMOS器件，制作于所述絕緣體島上硅襯底上，且所述CMOS器件的溝道制作于與所述凹槽對(duì)應(yīng)的頂層硅中。
[0025]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的一種有優(yōu)選方案，所述絕緣層為二氧化硅層，所述絕緣層的厚度為不小于5nm。
[0026]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的一種有優(yōu)選方案，所述頂層硅的厚度范圍為20?2000nmo
[0027]作為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的一種有優(yōu)選方案，所述CMOS器件包括:隔離結(jié)構(gòu)，制作于PMOS器件區(qū)域及NMOS器件區(qū)域之間；柵極結(jié)構(gòu)，制作于對(duì)應(yīng)于所述凹槽的頂層硅表面;P型源區(qū)及P型漏區(qū)，制作于PMOS器件區(qū)域的溝道兩側(cè)的頂層硅中；N型源區(qū)及N型漏區(qū)，制作于NMOS器件區(qū)域的溝道兩側(cè)的頂層硅中。
[0028]如上所述，本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)及制備方法，具有以下有益效果:本發(fā)明在絕緣體島上硅襯底上制作CMOS器件，所述絕緣體島上硅襯底的絕緣層對(duì)應(yīng)于制備晶體管溝道的位置具有貫穿所述頂層硅及底層硅之間的凹槽，以在CMOS器件體區(qū)下方設(shè)置空洞，可以大大增加后續(xù)制備CMOS器件的可靠性，主要包括:I)減小了CMOS器件源漏與襯底的寄生電容，提高了器件工作速度;2)減小了源漏耦合，從而抑制了短溝道效應(yīng)，可以制作更小溝道尺寸的晶體管;3)消除了溝道下方BOX層中的缺陷對(duì)溝道載流子的散射，提高載流子迀移率;4)抑制高能粒子入射對(duì)器件的影響，增加器件抗輻照性能。本發(fā)明結(jié)構(gòu)及方法簡(jiǎn)單，可有效提高器件的可靠性，在半導(dǎo)體制造領(lǐng)域具有廣泛的應(yīng)用前景。
【附圖說(shuō)明】
[0029]圖1?圖10分別顯示為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法各步驟所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0030]圖11顯示為本發(fā)明的基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的結(jié)構(gòu)示意圖。
[0031]元件標(biāo)號(hào)說(shuō)明
[0032]101第一硅襯底
[0033]102絕緣層
[0034]103凹槽
[0035]104第二硅襯底
[0036]105隔離結(jié)構(gòu)
[0037]106柵極結(jié)構(gòu)
[0038]107NMOS器件的源區(qū)
[0039]108NMOS器件的漏區(qū)
[0040]109PMOS器件的源區(qū)[0041 ]HOPMOS器件的漏區(qū)
[0042]201底層硅
[0043]202絕緣層
[0044]203凹槽
[0045]204頂層硅
[0046]205隔離結(jié)構(gòu)
[0047]206柵極結(jié)構(gòu)
[0048]207NMOS器件的源區(qū)
[0049]208NMOS器件的漏區(qū)
[0050]209PMOS器件的源區(qū)[0051 ] 210PMOS器件的漏區(qū)
【具體實(shí)施方式】
[0052]以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說(shuō)明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0053]請(qǐng)參閱圖1?圖11。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0054]如圖1?圖10所示，本實(shí)施例提供一種基于絕緣體島上硅襯底的CMOS器件結(jié)構(gòu)的制備方法，包括步驟:
[0055]如圖1?圖7所示，首先進(jìn)行步驟I)，制作絕緣體島上硅襯底，所述絕緣體島上硅襯底包括底層硅、絕緣層以及頂層硅，且所述絕緣層對(duì)應(yīng)于制備晶體管溝道的位置具有貫穿所述頂層硅及底層硅之間的凹槽。
[0056]作為示例，步驟I)包括:
[0057]如圖1?圖2所示，首先進(jìn)行步驟1-1)，提供第一硅襯底101，于所述第一硅襯底