Soi器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種具有非對(duì)稱后退講(RetrogradeWell，RW)和背柵的絕緣體上半導(dǎo)體(SOI)器件及其制造方法。
【背景技術(shù)】
[0002]完全耗盡(FD)絕緣體上半導(dǎo)體(SOI)場(chǎng)效應(yīng)晶體管(FET)器件具有若干優(yōu)點(diǎn)，例如，降低功耗和減小漏電等。由于能夠消除翹曲(Kink)效應(yīng)，所以FD SOI器件可以很好地抑制短溝道效應(yīng)并實(shí)現(xiàn)接近理想的亞閾值斜率。
[0003]但是，F(xiàn)D SOI器件需要非常薄的SOI層，例如約10_20nm，以使其能夠完全耗盡。這導(dǎo)致在工藝中對(duì)SOI層厚度控制的困難且對(duì)于Si損耗過于敏感。此外，薄的SOI層增加了外部電阻，且因此降低了器件性能。

【發(fā)明內(nèi)容】

[0004]本公開的目的至少部分地在于提供一種具有非對(duì)稱后退阱(RW)和背柵的SOI器件及其制造方法。
[0005]根據(jù)本公開的一個(gè)方面，提供了一種SOI器件，包括:S0I襯底，包括基底襯底、埋入絕緣層和SOI層；在SOI襯底上形成的半導(dǎo)體器件，包括位于SOI層中的源區(qū)和漏區(qū)以及位于源區(qū)和漏區(qū)之間的溝道區(qū)；在SOI層中形成的位于溝道區(qū)下方的后退阱，其中后退阱偏向源區(qū)或漏區(qū)一側(cè)；以及在基底襯底中形成的背柵，其中，背柵與后退阱電耦合。
[0006]根據(jù)本公開的另一方面，提供了一種制造SOI器件的方法，包括:對(duì)于包括基底襯底、埋入絕緣層和SOI層的SOI襯底，在基底襯底中形成背柵；在SOI襯底上形成犧牲柵堆疊，并在SOI層中形成源區(qū)和漏區(qū)，在源區(qū)和漏區(qū)之間限定了溝道區(qū)；去除犧牲柵堆疊的至少一部分，并經(jīng)由由于該至少一部分的去除而得到的空間，在SOI層中形成后退阱，其中后退阱偏向源區(qū)或漏區(qū)一側(cè)，且后退阱與背柵電耦合；以及形成器件柵堆疊。
[0007]根據(jù)本公開的實(shí)施例，可以在SOI襯底中形成非對(duì)稱RW。利用這種RW，可以在溝道區(qū)形成較薄的耗盡層，盡管SOI層可能較厚。另一方面，通過與RW電耦合的背柵，可以控制器件的閾值電壓。而且，非對(duì)稱RW可以降低與其相距較遠(yuǎn)的漏區(qū)或源區(qū)一側(cè)的帶間隧穿泄漏電流。
【附圖說明】
[0008]通過以下參照附圖對(duì)本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0009]圖1-10是示意性示出了制造根據(jù)本公開實(shí)施例的SOI器件的流程的截面圖；
[0010]圖11是示意性示出了根據(jù)本公開實(shí)施例的SOI器件的截面圖。
【具體實(shí)施方式】
[0011]以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0012]在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。
[0013]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另一層/元件“下”。
[0014]圖11是示意性示出了根據(jù)本公開實(shí)施例的絕緣體上半導(dǎo)體(SOI)器件的截面圖。
[0015]如圖11所示，根據(jù)該實(shí)施例的SOI器件100可以包括SOI襯底。該SOI襯底可以包括基底襯底102、埋入絕緣層104和SOI層106 (參見圖1)。例如，基底襯底102可以包括半導(dǎo)體材料如Si，埋入絕緣層104可以包括電介質(zhì)如S12，厚度為約10-50nm，S0I層106可以包括半導(dǎo)體材料如Si，厚度為約15-150nm。在該實(shí)施例中，SOI層106的厚度較厚，從而一般情況下(例如，在沒有形成如下所述的RW的情況下)不會(huì)形成FD器件。在此，以硅系材料為例進(jìn)行描述。但是需要指出的是，本公開不限于此?；滓r底102和SOI層106可以包括Si之外的其他半導(dǎo)體材料，并且兩者可以包括不同的半導(dǎo)體材料。
[0016]該SOI器件100還可以包括在SOI層上形成的半導(dǎo)體器件，如FET。具體地，該半導(dǎo)體器件可以包括位于SOI層上的柵堆疊以及SOI層中柵堆疊相對(duì)兩側(cè)的源區(qū)和漏區(qū)126。柵堆疊可以包括柵介質(zhì)層132和柵導(dǎo)體層134。例如，柵介質(zhì)層132可以包括高K柵介質(zhì)，如把02等，厚度為約l_4nm;柵導(dǎo)體層134可以包括金屬柵導(dǎo)體，如TiN等，厚度為約l-10nm。柵介質(zhì)層132與柵導(dǎo)體層134之間還可以設(shè)置功函數(shù)調(diào)節(jié)層(未示出)。源區(qū)和漏區(qū)126可以η型摻雜(對(duì)于η型器件)或者ρ型摻雜(對(duì)于ρ型器件)。另外，SOI層本身可以(輕)摻雜為P型(對(duì)于η型器件)或者η型(對(duì)于ρ型器件)。溝道區(qū)(未示出)在源區(qū)和漏區(qū)之間延伸。通過柵堆疊，可以控制溝道區(qū)的導(dǎo)通/截止。
[0017]在下述實(shí)施例中，針對(duì)ρ型器件進(jìn)行描述。但是需要指出的是，本公開不限于此，通過適當(dāng)?shù)馗膿诫s類型，同樣可以適用于η型器件。
[0018]在SOI襯底中(具體地，在SOI層106中)在溝道區(qū)下方(或者說，柵堆疊下方)，可以形成有后退阱(RW) 130。Rff 130的摻雜類型可以與源/漏區(qū)摻雜類型相反。具體地，Rff 130可以包括SOI層中的ρ型摻雜區(qū)(對(duì)于η型器件)或者η型摻雜區(qū)(對(duì)于ρ型器件)，摻雜濃度例如約為5X1016/cm3-5 X 11Vcm30由于Rff 130的存在，盡管SOI層106可能較厚，也可以在溝道區(qū)實(shí)現(xiàn)較薄的耗盡層，從而提升器件性能并減小短溝道效應(yīng)。如下所述，RW 130是非對(duì)稱的，S卩，并非位于溝道區(qū)正下方，而是偏向源區(qū)或者漏區(qū)一側(cè)。這種非對(duì)稱的RW可以降低與其相距較遠(yuǎn)的漏區(qū)或源區(qū)一側(cè)的帶間隧穿泄漏電流。例如，在RW 130偏向源區(qū)一側(cè)的情況下，可以降低漏區(qū)與體之間的漏電流。在此，所謂偏向一側(cè)，指示相對(duì)于另一側(cè)而言，距離該側(cè)較近。例如，在偏向源區(qū)一側(cè)的情況下，阱距離源區(qū)(例如，阱的中心部分與源區(qū)的中心部分之間的距離)較近，而距離漏區(qū)(例如，阱的中心部分與漏區(qū)區(qū)的中心部分之間的距離)較遠(yuǎn)。
[0019]根據(jù)本公開的另一實(shí)施例，RW 130還可以進(jìn)一步延伸到埋入絕緣層104和基底襯底102中(圖中并未示出)。在這種情況下，Rff 130在SOI層106和埋入絕緣層104中可以形成低濃度阱摻雜，而在基底襯底102中可以形成高濃度阱摻雜。例如，RW 130可以在基底襯底102中形成delta摻雜。于是，可以形成倒摻雜阱結(jié)構(gòu)。這可以進(jìn)一步減小因SOI層厚度改變而導(dǎo)致的器件閾值電壓變化。
[0020]該SOI器件100還可以包括在基底襯底102中形成的背柵118-1。通常，背柵118-1的摻雜類型可以與源/漏區(qū)摻雜類型相反。例如，對(duì)于P型器件，背柵118-1可以包括基底襯底102中的η型摻雜區(qū)；而對(duì)于η型器件，背柵118-1可以包括基底襯底102中的ρ型摻雜區(qū)。在該示例(P型器件)中，將背柵118-1示出為η型摻雜。背柵118-1可以形成為靠近(例如，直接鄰接)埋入絕緣層104。背柵118-1可以與RW 130電耦合。于是，可以通過背柵，影響RW 130的電勢(shì)，從而改變器件的閾值電壓。
[0021]例如，背柵118-1可以通過重?fù)诫s而形成接地面，溝道區(qū)下界面處于積累區(qū)以減小體區(qū)泄漏電流。例如，在背柵上加一個(gè)反偏壓，可以提高閾值電壓，從而減小漏電流。通過背柵電壓和RW的電耦合，可以調(diào)節(jié)閾值電壓和晶體管特性，實(shí)現(xiàn)有效的電源管理和性能提升，包括可能的動(dòng)態(tài)閾值電壓調(diào)整。
[0022]該SOI器件100還可以包括到源區(qū)和漏區(qū)126的接觸部136_1以及到背柵118_1的接觸部136-2。通過分別這些接觸部，可以向源區(qū)、漏區(qū)和背柵施加所需電壓。
[0023]此外，該SOI器件100還可以包括隔離部116，例如器件間隔離部STId和背柵間隔離部STIB。隔離部的位置可以根據(jù)器件設(shè)計(jì)布局而定。
[0024]背柵間隔離部STIb可以將SOI襯底分為不同的區(qū)域(參見圖6，第一區(qū)域和第二區(qū)域)，每個(gè)區(qū)域中的背柵(例如，第一區(qū)域中的118-1以及第二區(qū)域中的118-3)可以連續(xù)延伸，從而該區(qū)域中形成的半導(dǎo)體器件可以共用相同的背柵。不同區(qū)域之間的背柵如118-1和118-3可以具有不同的摻雜類型，且可以通過背柵間隔離部51^而彼此電隔離。為了加強(qiáng)背柵之間的電隔離，還可以在背柵118-1和118-3下方設(shè)置與其摻雜類型相反的摻雜區(qū)118-2和118-4。相鄰的摻雜區(qū)118-2和118-4可以在背柵間隔離部STIbT方彼此鄰接。這樣，背柵118-1和118-3之間可以具有反向pn結(jié)，從而它們之間可以很好地電隔離。
[0025]器件間隔離部STId可以將相應(yīng)區(qū)域(例如，第一區(qū)域，參見圖6)分成不同的器件區(qū)域(參見圖6)。一個(gè)或多個(gè)半導(dǎo)體器件可以在相應(yīng)器件區(qū)域中形成，且各器件區(qū)域中的半導(dǎo)體器件可以與其他器件區(qū)域中的半導(dǎo)體器件電隔離。在該實(shí)施例中，器件間隔離部STId可以貫穿SOI層。
[0026]以下，將參考圖1-10，描述上述SOI器件的一種示例制造方法。在以下描述中，對(duì)于各層、區(qū)域、結(jié)構(gòu)的材料等不再詳細(xì)說明，可以參照以上結(jié)合圖11的描述。
[0027]如圖1所示，提供SOI襯底。該SOI襯底包括基底襯底102、埋入絕緣層104和SOI層 106。
[0028]接下來，可以按照器件設(shè)計(jì)布局，形成隔離部。隔離部例如可以通過在襯底中形成溝槽，并向溝槽中填充電介質(zhì)如氧化物(例如，S12)來形成。這例如可以如下進(jìn)行。
[0029]具體地，如圖2所示，可以在SOI襯底(具體地，SOI層106)上形成硬掩膜層。例如，可以依次淀積厚度為約5-20nm的氧化物層108和厚度為約50_150nm的氮化物(例如，氮化硅)層110。在硬掩膜層上，可以形成光刻膠112。可以通過曝光、顯影等操作，將光刻膠112構(gòu)圖為露出與將要形成的隔離部相對(duì)應(yīng)的區(qū)域。
[0030]然后，如圖3所示，以構(gòu)圖后的光刻膠112為掩